CN204993275U - 一种低功耗低速时钟电路和可穿戴式设备 - Google Patents

Abstract

一种低功耗低速时钟电路和可穿戴式设备，包括：振荡电路；与所述振荡电路连接，并且为所述振荡电路提供偏置电流的偏置电路；连接在所述偏置电路和振荡电路之间，用来保证低功耗低速时钟电路能够正常启动的启动电路；其中，所述偏置电路包括：第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2；所述第一NMOS管N1的栅极接所述第一PMOS管P1的漏极和所述限流电阻R1的第一端的公共连接端，所述限流电阻R1的另一端同时接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路。

Description

一种低功耗低速时钟电路和可穿戴式设备

技术领域

本实用新型涉及集成电路技术领域，特别涉及可设置于可穿戴式设备的低速时钟电路。

背景技术

自从苹果公司发布APPLEWATCH以来，可穿戴式设备的发展越来越火，很多公司也纷纷推出可穿戴式设备，如儿童手表、健康及运动手环、老人监护设备等。由于可穿戴式设备都是利用电池供电，而评估可穿戴式设备性能优劣的一个关键因素就是续航能力，因此控制设备及***的功耗就成了芯片设计的重要挑战，同时可穿戴式设备便携性也要求芯片具有面积小的特点。其中，低速时钟电路作为可穿戴式设备重要的组成部分，其性能优劣影响着产品的竞争力。

而现有技术的低速时钟电路存在着功耗大的问题，普遍不能满足可穿戴式设备的应用，因此提供一种适用于可穿戴式设备的低速时钟电路非常重要。

实用新型内容

本实用新型目的在于提供一种低功耗低速时钟电路和可穿戴式设备，旨在解决现有技术低速时钟电路存在功耗大的问题。

本实用新型提供了一种低功耗低速时钟电路，包括：

振荡电路；

与所述振荡电路连接，并且为所述振荡电路提供偏置电流的偏置电路；

连接在所述偏置电路和振荡电路之间，用来保证低功耗低速时钟电路能够正常启动的启动电路；

其中，所述偏置电路包括：

第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2；

所述第一NMOS管N1的栅极接所述第一PMOS管P1的漏极和所述限流电阻R1的第一端的公共连接端，所述限流电阻R1的另一端同时接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路，所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极。

上述结构中，所述启动电路包括：

第一反相器INV1、第三PMOS管P3、第四使能开关PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；

所述第一反相器INV1的输入端接使能控制信号EN，第一反相器INV1的输出端接第四使能开关PMOS管P4的栅极；所述第三PMOS管P3的源极与所述第四使能开关PMOS管P4的源极同时接电源VDD，所述第三PMOS管P3的栅极接使能控制信号EN；所述第三NMOS管N3的的漏极接所述第三PMOS管P3的漏极和所述第四NMOS管N4的栅极的公共连接端，所述第三NMOS管N3的源极与所述第五NMOS管N5的源极同时和地VSS连接；所述第四NMOS管N4的漏极接所述第四使能开关PMOS管P4的漏极以及接所述第一PMOS管P1的栅极和第二PMOS管P2的栅极的公共连接端，所述第四NMOS管N4的源极接所述第五NMOS管N5的漏极，所述第五NMOS管N5的栅极接所述第一反相器INV1的输出端。

上述结构中，所述振荡电路包括：

第二反馈控制反相器INV2、第三整形限流反相器INV3、第四增强驱动反相器INV4、第五增强驱动反相器INV5，第五充电PMOS管P5、第六充电PMOS管P6、第七使能开关PMOS管P7，第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管N9；

所述第五充电PMOS管P5的源极、第六充电PMOS管P6的源极和第七使能开关PMOS管P7的源极同时接电源VDD；所述第三整形限流反相器INV3、第四增强驱动反相器INV4和第五增强驱动反相器INV5串接在所述第七使能开关PMOS管P7的漏极和时钟CLK之间；所述第二反馈控制反相器INV2的输入端接所述第四增强驱动反相器INV4的输出端，所述第二反馈控制反相器INV2的输出端接所述第五充电PMOS管P5的栅极和第六充电PMOS管P6的栅极的公共连接端；所述第八NMOS管N8的栅极接所述第六充电PMOS管P6的栅极以及所述第五充电PMOS管P5的漏极和第六NMOS管N6的漏极的公共连接端，所述第八NMOS管N8的源极和漏极与地VSS连接形成回路；所述第六NMOS管N6的源极接所述第七NMOS管N7的漏极，所述第七NMOS管N7的栅极和所述第九NMOS管N9的栅极和所述第二NMOS管N2的栅极和所述第三NMOS管N3的栅极相连接，所述第七NMOS管N7的源极和第九NMOS管N9的源极同时和地VSS连接。

本实用新型还提供一种可穿戴式设备，包括低功耗低速时钟电路，所述低功耗低速时钟电路包括：

振荡电路；

与所述振荡电路连接，并且为所述振荡电路提供偏置电流的偏置电路；

连接在所述偏置电路和振荡电路之间，用来保证低功耗低速时钟电路能够正常启动的启动电路；

其中，所述偏置电路包括：

第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2；

所述第一NMOS管N1的栅极接所述第一PMOS管P1的漏极和所述限流电阻R1的第一端的公共连接端，所述限流电阻R1的另一端同时接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路，所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极。

上述结构中，所述启动电路包括：

第一反相器INV1、第三PMOS管P3、第四使能开关PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；

所述第一反相器INV1的输入端接使能控制信号EN，第一反相器INV1的输出端接第四使能开关PMOS管P4的栅极；所述第三PMOS管P3的源极与所述第四使能开关PMOS管P4的源极同时接电源VDD，所述第三PMOS管P3的栅极接使能控制信号EN；所述第三NMOS管N3的的漏极接所述第三PMOS管P3的漏极和所述第四NMOS管N4的栅极的公共连接端，所述第三NMOS管N3的源极与所述第五NMOS管N5的源极同时和地VSS连接；所述第四NMOS管N4的漏极接所述第四使能开关PMOS管P4的漏极以及接所述第一PMOS管P1的栅极和第二PMOS管P2的栅极的公共连接端，所述第四NMOS管N4的源极接所述第五NMOS管N5的漏极，所述第五NMOS管N5的栅极接所述第一反相器INV1的输出端。

上述结构中，所述振荡电路包括：

第二反馈控制反相器INV2、第三整形限流反相器INV3、第四增强驱动反相器INV4、第五增强驱动反相器INV5，第五充电PMOS管P5、第六充电PMOS管P6、第七使能开关PMOS管P7，第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管N9；

所述第五充电PMOS管P5的源极、第六充电PMOS管P6的源极和第七使能开关PMOS管P7的源极同时接电源VDD；所述第三整形限流反相器INV3、第四增强驱动反相器INV4和第五增强驱动反相器INV5串接在所述第七使能开关PMOS管P7的漏极和时钟CLK之间；所述第二反馈控制反相器INV2的输入端接所述第四增强驱动反相器INV4的输出端，所述第二反馈控制反相器INV2的输出端接所述第五充电PMOS管P5的栅极和第六充电PMOS管P6的栅极的公共连接端；所述第八NMOS管N8的栅极接所述第六充电PMOS管P6的栅极以及所述第五充电PMOS管P5的漏极和第六NMOS管N6的漏极的公共连接端，所述第八NMOS管N8的源极和漏极与地VSS连接形成回路；所述第六NMOS管N6的源极接所述第七NMOS管N7的漏极，所述第七NMOS管N7的栅极和所述第九NMOS管N9的栅极和所述第二NMOS管N2的栅极和所述第三NMOS管N3的栅极相连接，所述第七NMOS管N7的源极和第九NMOS管N9的源极同时和地VSS连接。

综上所述，本实用新型实施例提供的低功耗低速时钟电路包括振荡电路、为所述振荡电路提供偏置电流的偏置电路以及用来保证低功耗低速时钟电路能够正常启动的启动电路，并且在所述偏置电路设置第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2，所述第一NMOS管N1、第二NMOS管N2和限流电阻R1都具有限流作用，所述第一NMOS管N1的栅极接所述限流电阻R1的第一端，所述限流电阻R1的另一端接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路，所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极，从而限制了偏置电流的大小，实现低功耗低速时钟电路电流小，功耗低，节省电量的效果。

附图说明

图1为本实用新型实施例提供的低功耗低速时钟电路的模块示意图；

图2为本实用新型实施例提供的低功耗低速时钟电路的电路示意图；

图3为图2中反相器的具体结构示意图；

图4为图2中第三PMOS管P3的具体结构示意图。

具体实施方式

为了使本实用新型要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型实施例提供的低功耗低速时钟电路主要应用在可穿戴式设备(包含：儿童手表、健康及运动手环和老人监护设备)或者可移动电子设备(包含：充电宝)等便携式且体积较小的设备当中。

图1示出了本实用新型实施例提出的低功耗低速时钟电路的模块结构，为了方便说明，仅示出了与本实用新型实施例相关的部分。

一种可设置于可穿戴式设备的低功耗低速时钟电路，包括：

振荡电路103；

与所述振荡电路103连接，并且为所述振荡电路103提供偏置电流的偏置电路101；

连接在所述偏置电路101和振荡电路103之间，用来保证电路能够正常启动的启动电路102。

图2示出了本实用新型实施例提出的低功耗低速时钟电路的电路结构，为了方便说明，仅示出了与本实用新型实施例相关的部分。

作为本实用新型一实施例，所述启动电路102包括：

第一反相器INV1、第三PMOS管P3、第四使能开关PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；

所述第一反相器INV1的输入端接使能控制信号EN，第一反相器INV1的输出端接第四使能开关PMOS管P4的栅极；所述第三PMOS管P3的源极与所述第四使能开关PMOS管P4的源极同时接电源VDD，所述第三PMOS管P3的栅极接使能控制信号EN；所述第三NMOS管N3的的漏极分一路接所述第三PMOS管P3的漏极，另一路接所述第四NMOS管N4的栅极，所述第三NMOS管N3的源极与所述第五NMOS管N5的源极同时和地VSS连接；所述第四NMOS管N4的漏极接所述第四使能开关PMOS管P4的漏极，所述第四NMOS管N4的源极接所述第五NMOS管N5的漏极，所述第五NMOS管N5的栅极接所述第一反相器INV1的输出端。

作为本实用新型一实施例，所述偏置电路101包括：

第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2和限流电阻R1；

所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述第四使能开关PMOS管P4和所述第四NMOS管N4的公共连接端；所述第一NMOS管N1的栅极分一路接所述第一PMOS管P1的漏极，另一路接所述限流电阻R1的第一端，所述限流电阻R1的另一端接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极。

作为本实用新型一实施例，所述振荡电路103包括：

第二反馈控制反相器INV2、第三整形限流反相器INV3、第四增强驱动反相器INV4、第五增强驱动反相器INV5，第五充电PMOS管P5、第六充电PMOS管P6、第七使能开关PMOS管P7，第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管N9；

所述第五充电PMOS管P5的源极、第六充电PMOS管P6的源极和第七使能开关PMOS管P7的源极同时接电源VDD；所述第三整形限流反相器INV3、第四增强驱动反相器INV4和第五增强驱动反相器INV5串接在所述第七使能开关PMOS管P7的漏极和时钟CLK之间；所述第二反馈控制反相器INV2的输入端接所述第四增强驱动反相器INV4的输出端，所述第二反馈控制反相器INV2的输出端接所述第五充电PMOS管P5的栅极和第六充电PMOS管P6的栅极的公共连接端；所述第八NMOS管N8的栅极接所述第六充电PMOS管P6的栅极以及所述第五充电PMOS管P5的漏极和第六NMOS管N6的漏极的公共连接端，所述第八NMOS管N8的源极和漏极与地VSS连接形成回路；所述第六NMOS管N6的源极接所述第七NMOS管N7的漏极，所述第七NMOS管N7的栅极、第九NMOS管N9的栅极、第二NMOS管N2的栅极和第三NMOS管N3的栅极相连接，所述第七NMOS管N7的源极和第九NMOS管N9的源极同时和地VSS连接。

本实用新型实施例提供的低功耗低速时钟电路的工作原理为：

第一反相器INV1、第三PMOS管P3、第四使能开关PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5构成了启动电路，当使能控制信号EN为高电平时，第一反相器INV1的输出ENB为低电平，即第四使能开关PMOS管P4的栅极为低电平，故第四使能开关PMOS管P4开启，第四使能开关PMOS管P4的漏极被拉至电源VDD，也即第一PMOS管P1、第二PMOS管P2的栅极电压为VDD，故第一PMOS管P1、第二PMOS管P2关闭，同时第一NMOS管N1、第二NMOS管N2和第三NMOS管N3的栅极为低电平。同时，第三PMOS管P3关闭，第七使能开关PMOS管P7开启。第七使能开关PMOS管P7的漏极被拉至VDD，通过两级反相器第三整形限流反相器INV3和第四增强驱动反相器INV4，反馈控制信号FEED为高，再通过第二反相器INV2的输出使第五充电PMOS管P5、第六NMOS管N6的栅极为低电平，故第五充电PMOS管P5开启，第六NMOS管N6关闭，导致第六充电PMOS管P6的栅极为高电平，第六充电PMOS管P6关闭。此时整个时钟电路处于零功耗状态，输出时钟CLK为低电平。

当使能控制信号EN由高电平变为低电平时，即信号ENB由低电平变为高电平，故第三PMOS管P3开启，第四PMOS管P4关闭，第五充电NMOS管N5开启。第三PMOS管P3开启时，由于第一NMOS管N1、第二NMOS管N2和第三NMOS管N3的栅极为低电平，故通过第三PMOS管P3将为第四NMOS管N4的栅极充电，当第四NMOS管N4的栅极电压超过它的阈值电压时，第四NMOS管N4开启，将把第四NMOS管N4的漏极拉至低电平也即第一PMOS管P1和第二PMOS管P2的栅极也被拉至低电平，第一PMOS管P1和第二PMOS管P2将开启，第一NMOS管N1、第二NMOS管N2和第三NMOS管N3的栅极电压开始抬升，当它们的栅极电压超过其阈值电压时，第一NMOS管N1、第二NMOS管N2和第三NMOS管N3将开启，第三NMOS管N3的漏极将被拉低，导致第四NMOS管N4关闭，偏置电路进入正常工作状态。

当第七使能开关PMOS管P7关闭且偏置电路进入正常工作时，第九NMOS管N9将导通放电，使第三整形限流反相器INV3的输入电压降低，当第三整形限流反相器INV3的输入电压低于其翻转电压时，第三整形限流反相器INV3输出高电平，也即第四增强驱动反相器INV4将会输出低电平，也即第二反馈控制反相器INV2的输入FEED为低电平，时钟信号CLK为高电平，故第二反馈控制反相器INV2将输出高电平，导致第五充电PMOS管P5关闭、第六NMOS管N6开启。由于第六NMOS管N6、第七NMOS管N7均开启，将开始给第八NMOS管N8和第六充电PMOS管P6的栅极放电，当第六充电PMOS管P6的栅源电压差小于其阈值电压时，第六充电PMOS管P6开启，通过合理设计使第六充电PMOS管P6的驱动能力大于第九NMOS管N9，那么第六充电PMOS管P6的漏极将被拉至高电平，即FEED信号被拉至高电平，时钟信号CLK又变为低电平，然后振荡器电路重复这个状态，输出正常的时钟波形。

低功耗偏置电路中，第一PMOS管P1和第二PMOS管P2具有相同的宽长比和管子数目，构成电流镜，强迫流经第一NMOS管N1、第二NMOS管N2的漏极电流相等，即

I_N1＝I_N2(1)

那么限流电阻R1两端的压降为

V_R1＝I_N1*R1(2)

假设第二NMOS管N2的栅源电压为V_{GS_N2}，也即第一NMOS管N1的漏极电压也为V_{GS_N2}，那么第一NMOS管N1的栅源电压为

V_{GS_N1}＝V_{GS_N2}+V_R1(3)

当第一NMOS管N1、第二NMOS管N2均工作在饱和区时，有

$I_{N1}=\frac{1}{2}{\mathrm{\μC}}_{OX}\frac{W}{L}{(V_{GS\_N1}-V_{TH})}^2---\left(4\right)$

$I_{N2}=\frac{1}{2}{\mathrm{\μC}}_{OX}\frac{n*W}{L}{(V_{GS\_N2}-V_{TH})}^2---\left(5\right)$

上式中，μ代表电子的迁移率，C_OX是单位面积的栅氧化层电容，V_TH为NMOS管的阈值电压，W代表NMOS管的宽度，L代表NMOS管的长度，n代表第二NMOS管N2与第一NMOS管N1的数目比。

通过(1)-(5)式，可以得到I_N1、I_N2的值。

对图2所示的电路，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第七NMOS管N7和第九NMOS管N9构成电流镜，一般而言第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第七NMOS管N7和第九NMOS管N9宽长一样，n为第二NMOS管与第一NMOS管N1的数目比，p为第七NMOS管N7与第一NMOS管N1的数目比，则第七NMOS管N7、第九NMOS管N9的放电电流为

$I_{N7}=I_{N9}=\frac{I_{N1}}{p}---\left(6\right)$

第八NMOS管N8所构成的电容容值由第八NMOS管N8的宽长决定，用C表示；放电ΔV时第六充电PMOS管P6开启，其中

ΔV≈V_{SG_P6}≈V_THP(7)

有

I_N7*t_c＝C*ΔV(8)

上式中，t_c代表电路的放电时间。

假设电路逻辑的延迟为t_d，那么低速时钟的频率为

$f=\frac{1}{t_c+t_d}---\left(9\right)$

由于t_c为一个电源电压影响较小的一个参数且t_c远大于t_d，故低速时钟的频率也将受电源电压的影响较小。

作为本实用新型的一实施例，所述第一NMOS管N1，第二NMOS管N2，第三NMOS管N3，第四NMOS管N4，第五NMOS管N5，第六NMOS管N6，第七NMOS管N7，第八NMOS管N8和第九NMOS管N9均采用倒比管，这样可有效减少宽度调制效应的影响，同时倒比管有较大的阀值电压。

作为本实用新型的一实施例，所述限流电阻R1的大小取100K数量级。

图3示出了本实用新型实施例的反相器具体结构，反相器均采用PMOS管和NMOS管串接于电源VDD和地信号VSS之间的典型结构，这样使得低速时钟在运行中频率为10KHZ到100KHZ时，只消耗100nA到200nA的功耗，且具有很好的电源抑制能力，并且由于电路结构简单，电路面积也会较小。

图4示出了本实用新型实施例的第三PMOS管P3的具体结构，第三PMOS管P3采用倒比管，且为N个倒比管串接而成(N不做数量限定)，这样的结构可用于控制启动电路具有较小的功耗。

综上所述，本实用新型实施例提供的低功耗低速时钟电路包括振荡电路、为所述振荡电路提供偏置电流的偏置电路以及用来保证低功耗低速时钟电路能够正常启动的启动电路，并且在所述偏置电路设置第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2，第一NMOS管N1、第二NMOS管N2和限流电阻R1都具有限流作用，所述第一NMOS管N1的栅极接所述限流电阻R1的第一端，所述限流电阻R1的另一端接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路，所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极，从而限制了偏置电流的大小，实现低功耗低速时钟电路电流小，功耗低，节省电量的效果。另外，由于具体的电路结构简单，没有复杂的控制逻辑，因此具有面积小的优势。通过第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第七NMOS管N7和第九NMOS管N9构成电流镜，其充放电产生时钟的电路结构使得时钟电路具有很好的电源抑制比。本实用新型实施例实现简单，不需要增加额外的硬件，可有效降低成本，具有较强的易用性和实用性。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种低功耗低速时钟电路，其特征在于，所述低功耗低速时钟电路包括：

振荡电路；

与所述振荡电路连接，并且为所述振荡电路提供偏置电流的偏置电路；

连接在所述偏置电路和振荡电路之间，用来保证低功耗低速时钟电路能够正常启动的启动电路；

其中，所述偏置电路包括：

第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2；

所述第一NMOS管N1的栅极接所述第一PMOS管P1的漏极和所述限流电阻R1的第一端的公共连接端，所述限流电阻R1的另一端同时接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路，所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极。

2.如权利要求1所述的低功耗低速时钟电路，其特征在于，所述启动电路包括：

第一反相器INV1、第三PMOS管P3、第四使能开关PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；

所述第一反相器INV1的输入端接使能控制信号EN，第一反相器INV1的输出端接第四使能开关PMOS管P4的栅极；所述第三PMOS管P3的源极与所述第四使能开关PMOS管P4的源极同时接电源VDD，所述第三PMOS管P3的栅极接使能控制信号EN；所述第三NMOS管N3的的漏极接所述第三PMOS管P3的漏极和所述第四NMOS管N4的栅极的公共连接端，所述第三NMOS管N3的源极与所述第五NMOS管N5的源极同时和地VSS连接；所述第四NMOS管N4的漏极接所述第四使能开关PMOS管P4的漏极以及接所述第一PMOS管P1的栅极和第二PMOS管P2的栅极的公共连接端，所述第四NMOS管N4的源极接所述第五NMOS管N5的漏极，所述第五NMOS管N5的栅极接所述第一反相器INV1的输出端。

3.如权利要求2所述的低功耗低速时钟电路，其特征在于，所述振荡电路包括：

第二反馈控制反相器INV2、第三整形限流反相器INV3、第四增强驱动反相器INV4、第五增强驱动反相器INV5，第五充电PMOS管P5、第六充电PMOS管P6、第七使能开关PMOS管P7，第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管N9；

所述第五充电PMOS管P5的源极、第六充电PMOS管P6的源极和第七使能开关PMOS管P7的源极同时接电源VDD；所述第三整形限流反相器INV3、第四增强驱动反相器INV4和第五增强驱动反相器INV5串接在所述第七使能开关PMOS管P7的漏极和时钟CLK之间；所述第二反馈控制反相器INV2的输入端接所述第四增强驱动反相器INV4的输出端，所述第二反馈控制反相器INV2的输出端接所述第五充电PMOS管P5的栅极和第六充电PMOS管P6的栅极的公共连接端；所述第八NMOS管N8的栅极接所述第六充电PMOS管P6的栅极以及所述第五充电PMOS管P5的漏极和第六NMOS管N6的漏极的公共连接端，所述第八NMOS管N8的源极和漏极与地VSS连接形成回路；所述第六NMOS管N6的源极接所述第七NMOS管N7的漏极，所述第七NMOS管N7的栅极和所述第九NMOS管N9的栅极和所述第二NMOS管N2的栅极和所述第三NMOS管N3的栅极相连接，所述第七NMOS管N7的源极和第九NMOS管N9的源极同时和地VSS连接。

4.一种可穿戴式设备，其特征在于，包括低功耗低速时钟电路，所述低功耗低速时钟电路包括：

振荡电路；

与所述振荡电路连接，并且为所述振荡电路提供偏置电流的偏置电路；

连接在所述偏置电路和振荡电路之间，用来保证低功耗低速时钟电路能够正常启动的启动电路；

其中，所述偏置电路包括：

第一NMOS管N1、第二NMOS管N2、限流电阻R1、第一PMOS管P1和第二PMOS管P2；

所述第一NMOS管N1的栅极接所述第一PMOS管P1的漏极和所述限流电阻R1的第一端的公共连接端，所述限流电阻R1的另一端同时接所述第一NMOS管N1的漏极和所述第二NMOS管N2的栅极的公共连接端；所述第一NMOS管N1的源极和第二NMOS管N2的源极同时和地VSS连接；所述第一PMOS管P1的源极和第二PMOS管P2的源极同时接电源VDD，所述第一PMOS管P1的栅极和第二PMOS管P2的栅极同时接所述启动电路，所述第二PMOS管P2的漏极接所述第二NMOS管N2的漏极。

5.如权利要求4所述的可穿戴式设备，其特征在于，所述启动电路包括：

第一反相器INV1、第三PMOS管P3、第四使能开关PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；

所述第一反相器INV1的输入端接使能控制信号EN，第一反相器INV1的输出端接第四使能开关PMOS管P4的栅极；所述第三PMOS管P3的源极与所述第四使能开关PMOS管P4的源极同时接电源VDD，所述第三PMOS管P3的栅极接使能控制信号EN；所述第三NMOS管N3的的漏极接所述第三PMOS管P3的漏极和所述第四NMOS管N4的栅极的公共连接端，所述第三NMOS管N3的源极与所述第五NMOS管N5的源极同时和地VSS连接；所述第四NMOS管N4的漏极接所述第四使能开关PMOS管P4的漏极以及接所述第一PMOS管P1的栅极和第二PMOS管P2的栅极的公共连接端，所述第四NMOS管N4的源极接所述第五NMOS管N5的漏极，所述第五NMOS管N5的栅极接所述第一反相器INV1的输出端。

6.如权利要求5所述的可穿戴式设备，其特征在于，所述振荡电路包括：

第二反馈控制反相器INV2、第三整形限流反相器INV3、第四增强驱动反相器INV4、第五增强驱动反相器INV5，第五充电PMOS管P5、第六充电PMOS管P6、第七使能开关PMOS管P7，第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管N9；

所述第五充电PMOS管P5的源极、第六充电PMOS管P6的源极和第七使能开关PMOS管P7的源极同时接电源VDD；所述第三整形限流反相器INV3、第四增强驱动反相器INV4和第五增强驱动反相器INV5串接在所述第七使能开关PMOS管P7的漏极和时钟CLK之间；所述第二反馈控制反相器INV2的输入端接所述第四增强驱动反相器INV4的输出端，所述第二反馈控制反相器INV2的输出端接所述第五充电PMOS管P5的栅极和第六充电PMOS管P6的栅极的公共连接端；所述第八NMOS管N8的栅极接所述第六充电PMOS管P6的栅极以及所述第五充电PMOS管P5的漏极和第六NMOS管N6的漏极的公共连接端，所述第八NMOS管N8的源极和漏极与地VSS连接形成回路；所述第六NMOS管N6的源极接所述第七NMOS管N7的漏极，所述第七NMOS管N7的栅极和所述第九NMOS管N9的栅极和所述第二NMOS管N2的栅极和所述第三NMOS管N3的栅极相连接，所述第七NMOS管N7的源极和第九NMOS管N9的源极同时和地VSS连接。