CN204406004U - 阵列基板和显示装置 - Google Patents

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Abstract

本实用新型公开了一种阵列基板和显示装置，其包括交叉设置的多条数据线和多条栅线，且在数据线和栅线的交叉位置附近设置有像素电极，该像素电极包括亚像素电极，亚像素电极包括根茎部和与之连接的分支部组，该分支部组由多个分支部组成，且相邻的两个分支部由狭缝隔开；并且，该分支部组与数据线和/或栅线部分重叠。本实用新型提供的阵列基板，其可以减小分支部的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列。

Description

阵列基板和显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种阵列基板和包含该阵列基板的显示装置。
背景技术
液晶显示技术已广泛应用在电视、手机以及公共信息显示等领域。目前，液晶显示主要可以分为扭曲向列相(TN)模式、垂直排列(VA,vertical-aligned)模式、面内开关(IPS,in-plane switching)模式。其中，对于垂直排列模式的液晶，其对比度较高、且在一个像素内可实现8畴液晶排列，从而可以得到宽视角，因此，垂直排列模式的液晶在大尺寸液晶电视方面得到了广泛应用。
液晶显示装置主要由阵列基板和彩膜基板对盒组成。其中，该阵列基板包括多条栅线与多条数据线，栅线与数据线垂直交叉(因它们位于不同的层中，故交叉时不会导通)，且二者的每个交叉位置附近设置有薄膜晶体管(包括栅极、源极和漏极)，该数据线的信号电压通过该薄膜晶体管写入像素电极。
目前的阵列基板在实际应用中不可避免地存在以下问题：
对于实现多畴液晶的像素电极，其通常具有根茎部和分支部，其中，分支部用于控制液晶分子的排列，例如控制液晶分子的取向方向和取向稳定性等等。但是，该分支部的电场往往会与数据线或栅线的电场产生干扰，造成液晶分子的排列异常，从而造成透过率下降，对比度降低。
实用新型内容
本实用新型的目的在于提供一种阵列基板和显示装置，其可以减小分支部的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列。
为解决上述技术问题，作为本实用新型的第一个方面，提供一种阵列基板，包括交叉设置的多条数据线和多条栅线，且在所述数据线和所述栅线的交叉位置附近设置有像素电极，所述像素电极包括亚像素电极，所述亚像素电极包括根茎部和与之连接的分支部组，所述分支部组由多个分支部组成，且相邻的两个分支部由狭缝隔开；所述分支部组与所述数据线和/或栅线部分重叠。
其中，在所述数据线和所述栅线的交叉位置附近设置的所述亚像素电极的数量为一个或多个，且多个所述亚像素电极沿平行于所述数据线的方向排列。
优选的，其中至少一个所述亚像素电极还包括连接部，所述连接部用于将所有的所述分支部朝向所述数据线的端部相互连接；或者，将一部分相邻的两个分支部朝向所述数据线的端部相互连接。
其中，其中至少一个所述亚像素电极的分支部组和与之相临近的所述栅线部分重叠。
其中，其中至少一个所述亚像素电极的分支部组和与之相邻的两条数据线中的至少一条部分重叠。
其中，其中至少一个所述亚像素电极中的各个狭缝和与该亚像素电极相邻、且由同一所述栅线界定的亚像素电极中的各个狭缝相对设置。
优选的，其中至少一个所述亚像素电极中的各个狭缝和与该亚像素电极相邻、且由同一所述栅线界定的亚像素电极中的各个狭缝交错设置。
优选的，所述阵列基板还包括树脂层，所述树脂层设置在所述像素电极与所述数据线之间。
优选的，所述树脂层的厚度的取值范围在0.5～5μm。
优选的，所述阵列基板还包括彩膜层，所述彩膜层设置在所述像素电极与所述数据线之间。
优选的，所述彩膜层的厚度的取值范围在0.5～3μm。
作为本实用新型的第二个方面，还提供一种显示装置，所述显示装置包括阵列基板和与该阵列基板对盒设置的对盒基板，所述阵列基板为本实用新型提供的上述阵列基板。
本实用新型具有以下有益效果：
本实用新型提供的阵列基板，其通过使亚像素电极的分支部组与数据线和/或栅线部分重叠，可以减小分支部组的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列，进而可以提高透过率、且增加对比度，提高显示质量。
本实用新型提供的显示装置，其通过采用本实用新型提供的上述阵列基板，可以更好的控制液晶分子的排列，从而可以提高透过率、且增加对比度，提高显示质量。
附图说明
附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。
图1A为本实用新型实施例提供的一种阵列基板的单个像素电极的平面示意图；
图1B为图1中沿A1-A2线的剖视图；
图1C为图1中沿B1-B2线的剖视图；
图2为本实用新型实施例提供的另一种阵列基板的单个像素电极的平面示意图；
图3A为本实用新型实施例提供的又一种阵列基板的单个像素电极的平面示意图；
图3B为本实用新型实施例提供的再一种阵列基板的单个像素电极的平面示意图；
图4A为本实用新型实施例提供的一种阵列基板的相邻的两个像素电极的平面示意图；
图4B为本实用新型实施例提供的另一种阵列基板的相邻的两个像素电极的平面示意图。
具体实施方式
以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。
本实用新型提供的阵列基板，包括交叉设置的多条数据线和多条栅线，且在数据线和栅线的交叉位置附近设置有像素电极，进一步说，多条栅线平行排列，多条数据线也平行排列，而栅线和数据线垂直相交，将阵列基板划分为多个像素单元；对应每个像素单元的像素电极包括亚像素电极，亚像素电极包括根茎部和与之连接的分支部组，该分支部组由多个分支部组成，且相邻的两个分支部由狭缝隔开。借助根茎部和与之连接的分支部组，可以实现多畴液晶排列。并且，分支部组与数据线和/或栅线部分重叠，这可以减小分支部组的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列，进而可以提高透过率、且增加对比度，提高显示质量。
在实际应用中，对于每个像素单元的像素电极，其亚像素电极的数量可以为一个或多个，且多个亚像素电极沿平行于数据线的方向排列。
下面对本实施例所采用的像素电极的具体实施方式进行详细描述。具体地，图1A为本实用新型实施例提供的一种阵列基板的单个像素电极的平面示意图。图1B为图1中沿A1-A2线的剖视图。图1C为图1中沿B1-B2线的剖视图。请一并参阅图1A-1C，该阵列基板包括交叉设置的多条数据线30和多条栅线10，其中，多条栅线10分别为101、102、…10i、10i+1、…，并且栅线10可以采用单层结构，或者也可以采用多层结构，且采用Mo\Al\Mo、Ti\Cu\Ti或者MoTi\Cu等材料制作。多条数据线30分别为数据线301、302、…30j、30j+1、…。
在本实施例中，由一条栅线10i和相邻的两条数据线30j和30j+1界定的像素电极，其包括沿平行于数据线30的方向排列两个亚像素电极，分别为第一亚像素电极50和第二亚像素电极51，二者各自包括根茎部和与之连接的分支部组。其中，第一亚象素电极50的根茎部包括与栅线10相互平行的根茎部50a、与数据线30平行的根茎部50b，二者呈十字交叉状；与之相类似的，第二亚象素电极51的根茎部包括与栅线10相互平行的根茎部51a、与数据线30平行的根茎部51b，二者呈十字交叉状。
第一亚象素电极50的分支部组由多个分支部50c组成，各个分支部50c连接到根茎部50a或根茎部50b，且相邻的两个分支部50c由狭缝50d隔开。第二亚象素电极51的分支部组由多个分支部51c组成，各个分支部51c连接到根茎部51a或根茎部51b，且相邻的两个分支部51c由狭缝51d隔开。借助上述根茎部和与之连接的分支部组，可以实现8畴液晶排列，如图1A所示。
在本实施例中，两个亚像素电极(50，51)的分支部组均和与之相邻的两条数据线(30j，30j+1)部分重叠，以减小分支部组的电场与两条数据线(30j，30j+1)的电场之间的干扰。所谓分支部组与数据线部分重叠，是指二者在阵列基板的衬底上的正投影具有相重叠的部分和非重叠的部分，并且分支部组与数据线部分重叠的方式包括以下两种，第一种方式为：分支部51c的外端延伸至数据线外侧边缘之外，如图1A所示；第二种方式为：分支部的外端仅延伸至超出数据线内侧边缘的位置，而未超出数据线的外侧边缘。
在实际应用中，根据不同的需要，也可以仅第一亚像素电极50或者第二亚像素电极51的分支部组单独和与之相邻的两条数据线(30j，30j+1)部分重叠；或者，还可以第一亚像素电极50和/或第二亚像素电极51的分支部组单独与数据线30j或者数据线30j+1部分重叠。
在本实施例中，第一亚像素电极50通过第一薄膜晶体管T1与数据线30j电性连接；第二亚像素电极51通过第二薄膜晶体管T2和与之相邻的数据线30j+1电性连接。具体地，第一薄膜晶体管T1的源极31与数据线30j连接，第一薄膜晶体管T1的漏极33通过过孔40与第一亚像素电极50连接；第二薄膜晶体管T2的源极与相邻的数据线30j+1连接，第二薄膜晶体管T2的漏极通过过孔41与第二亚像素电极51连接。
在本实施例中，阵列基板还包括由下而上依次设置的衬底1、栅极绝缘层15和钝化层38，其中，栅线10和公共电极151设置在衬底1与栅极绝缘层15之间；有源层25、薄膜晶体管的源极31和漏极33设置在栅极绝缘层15和钝化层3之间；亚像素电极(50，51)设置在钝化层38上。优选的，阵列基板还可以包括树脂层，该树脂层可以设置在像素电极与数据线30之间，例如设置于像素电极和钝化层38之间，也可以设置于数据线30与钝化层38之间，且该树脂层的厚度的取值范围在0.5～5μm,优选在1～3μm。借助该树脂层，可以起到进一步降低数据线30的电场对像素电极影响的作用。
在本实施例中，在阵列基板上还可以设置有彩膜层，该彩膜层可以设置在像素电极与数据线30之间，例如设置于像素电极和钝化层38之间，也可以设置于数据线30与钝化层38之间，且该彩膜层的厚度的取值范围在0.5～3μm，优选在1～2.5μm。借助上述彩膜层，不仅可以减少阵列基板和对置基板的对位公差，而且还可以起到进一步降低数据线30的电场对像素电极影响的作用。
图2为本实用新型实施例提供的另一种阵列基板的单个像素电极的平面示意图。请参阅图2，该阵列基板是在前述实施例中的阵列基板的基础上所做的进一步改进，即：第一亚像素电极50还包括连接部50e。
具体地，连接部50e用于将所有的分支部50c分别朝向数据线30j和数据线30j+1的两侧端部相互连接，即，各个分支部50c通过连接部50e在左右两侧的边缘处相互连接。借助分支部50c，可以起到对分支部所产生的电场进行调整的作用。在实际应用中，根据不同的需要，可以仅在第一亚像素电极50或者第二亚像素电极51上设置连接部，或者，也可以同时在第一亚像素电极50和第二亚像素电极51上设置连接部。另外，在实际应用中，也可以使连接部50e将所有的分支部仅朝向数据线30j或者数据线30j+1的端部相互连接。
需要说明的是，在本实施例中，连接部50e是将所有的分支部50c分别朝向数据线30j和数据线30j+1的两侧端部相互连接。但是本实用新型并不局限于此，在实际应用中，也可以使连接部仅将一部分相邻的两个分支部朝向数据线的端部相互连接。
图3A为本实用新型实施例提供的又一种阵列基板的单个像素电极的平面示意图。请参阅图3A，该阵列基板是在前述任意一个实施例中的阵列基板的基础上所做的进一步改进，具体地，在本实施例中，第一亚像素电极50的分支部组与栅线10i相临近，且第一亚像素电极50的分支部组与该栅线10i部分重叠，以减小分支部组的电场与栅线10i的电场之间的干扰。
当然，在实际应用中，如图3B所示，也可以使第二亚像素电极51的分支部组和与该第二亚像素电极51相临近的栅线10i-1部分重叠。或者，还可以同时使第一亚像素电极50和第二亚像素电极51各自的分支部组分别与栅线10i和栅线10i-1部分重叠。
需要说明的是，所谓分支部组与栅线部分重叠，是指二者在阵列基板的衬底上的正投影具有相重叠的部分和非重叠的部分，并且分支部组与栅线部分重叠的方式包括以下两种，第一种方式为：分支部的外端仅延伸至超出栅线内侧边缘的位置，而未超出栅线的外侧边缘，如图3A和3B所示；第二种方式为：分支部的外端延伸至栅线外侧边缘之外。
图4A为本实用新型实施例提供的一种阵列基板的相邻的两个像素电极的平面示意图。请参阅图4A，该阵列基板是在前述任意一个实施例中的阵列基板的基础上所做的进一步改进。具体地，第一亚像素电极50L和第二亚像素电极51L由一条栅线10i和相邻的两条数据线30j和30j+1界定；第一亚像素电极50R和第二亚像素电极51R由一条栅线10i和相邻的两条数据线30j+2和30j+3界定；其中，第一亚像素电极50L和第一亚像素电极50R相邻、且由同一栅线(即，栅线10i)界定，并且二者的狭缝分别为狭缝50dL和狭缝50dR，且狭缝50dL和狭缝50dR相对设置，即，狭缝50dL的开口正对狭缝50dR的开口。类似的，第二亚像素电极51L和第二亚像素电极51R相邻、且由同一栅线(即，栅线10i)界定，并且二者的狭缝分别为狭缝51dL和狭缝51dR，且狭缝51dL和狭缝51dR相对设置。
优选的，如图4B所示，还可以使上述狭缝50dL和狭缝50dR交错设置，即，狭缝50dL的开口与狭缝50dR的开口相互交错；同时，上述狭缝51dL和狭缝51dR交错设置，这样可以更好地防止相邻的两个像素电极的电场产生干扰。
在实际应用中，根据具体情况，可以使任意相邻、且由同一栅线界定的两个亚像素电极中的狭缝相对设置或者交错设置。
需要说明的是，在上述各个实施例中，在数据线和栅线的交叉位置附近设置的亚像素电极的数量为两个，但是本实用新型并不局限于此，在实际应用中，亚像素电极的数量还可以为一个或者三个以上，并且多个亚像素电极可以沿平行于数据线的方向排列，或者根据需要采用其他任意方式排列。
还需要说明的是，在本实施例中，对于每个亚像素电极，其根茎部呈十字交叉状，分支部组连接到十字交叉状的根茎部，但是本实用新型并不局限于此，在实际应用中，还可以采用其他任意结构的根茎部以及分支部组，本实用新型对此没有特别的限制。
综上所述，本实用新型上述各个实施例提供的阵列基板，其通过使亚像素电极的分支部组与数据线和/或栅线部分重叠，可以减小分支部组的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列，进而可以提高透过率、且增加对比度，提高显示质量。
作为另一个技术方案，本实用新型实施例还提供一种显示装置，其包括阵列基板和与该阵列基板对盒设置的对盒基板。其中，阵列基板为本实用新型实施例提供的显示装置。
本实用新型实施例提供的显示装置，其通过采用本实用新型上述各个实施例提供的上述阵列基板，可以更好的控制液晶分子的排列，从而可以提高透过率、且增加对比度，提高显示质量。
可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (12)

1.一种阵列基板，包括交叉设置的多条数据线和多条栅线，且在所述数据线和所述栅线的交叉位置附近设置有像素电极，所述像素电极包括亚像素电极，所述亚像素电极包括根茎部和与之连接的分支部组，所述分支部组由多个分支部组成，且相邻的两个分支部由狭缝隔开；其特征在于，所述分支部组与所述数据线和/或栅线部分重叠。
2.根据权利要求1所述的阵列基板，其特征在于，在所述数据线和所述栅线的交叉位置附近设置的所述亚像素电极的数量为一个或多个，且多个所述亚像素电极沿平行于所述数据线的方向排列。
3.根据权利要求2所述的阵列基板，其特征在于，其中至少一个所述亚像素电极还包括连接部，所述连接部用于将所有的所述分支部朝向所述数据线的端部相互连接；或者，将一部分相邻的两个分支部朝向所述数据线的端部相互连接。
4.根据权利要求2所述的阵列基板，其特征在于，其中至少一个所述亚像素电极的分支部组和与之相临近的所述栅线部分重叠。
5.根据权利要求2所述的阵列基板，其特征在于，其中至少一个所述亚像素电极的分支部组和与之相邻的两条数据线中的至少一条部分重叠。
6.根据权利要求2所述的阵列基板，其特征在于，其中至少一个所述亚像素电极中的各个狭缝和与该亚像素电极相邻、且由同一所述栅线界定的亚像素电极中的各个狭缝相对设置。
7.根据权利要求2所述的阵列基板，其特征在于，其中至少一个所述亚像素电极中的各个狭缝和与该亚像素电极相邻、且由同一所述栅线界定的亚像素电极中的各个狭缝交错设置。
8.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括树脂层，所述树脂层设置在所述像素电极与所述数据线之间。
9.根据权利要求8所述的阵列基板，其特征在于，所述树脂层的厚度的取值范围在0.5～5μm。
10.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括彩膜层，所述彩膜层设置在所述像素电极与所述数据线之间。
11.根据权利要求10所述的阵列基板，其特征在于，所述彩膜层的厚度的取值范围在0.5～3μm。
12.一种显示装置，所述显示装置包括阵列基板和与该阵列基板对盒设置的对盒基板，其特征在于，所述阵列基板为权利要求1-11任意一项所述的阵列基板。
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