CN203786260U - 主板测试元件和主板测试*** - Google Patents

Abstract

本实用新型提供一种主板测试元件和主板测试***，其中，该主板测试元件包括：一第一基板、一第一电连接器与一测试芯片，所述第一电连接器与所述测试芯片都设置在所述第一基板上，且所述第一电连接器电性连接所述测试芯片；其中，所述测试芯片用于存储测试主板的应用程序代码，所述第一电连接器用于与主板的第二电连接器相电性连接，以使所述主板的CPU得以通过所述第二电连接器调用所述主板测试元件中的所述测试芯片对所述主板进行测试。节省了主板抹除和烧录应用程序代码的操作过程，提高了主板的测试效率。

Description

主板测试元件和主板测试***

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种主板测试元件和主板测试***。 

背景技术

在计算机主板研发中，例如在处理器平台计算机主板研发过程中需要对主板进行稳定性和可靠性测试，现有技术中，可以将一应用程序的代码烧录在主板的存储芯片中，主板可以通过运行存储在存储芯片中的应用程序代码对该主板的稳定性和可靠性进行测试。然而，如果还需要通过其它应用程序来测试主板的稳定性和可靠性时，则将主板的存储芯片中已存储的应用程序的代码抹除，再将新的应用程序的代码烧录在该主板的存储芯片，然后主板通过运行存储在存储芯片中的新的应用程序代码对该主板的稳定性和可靠性进行测试，造成主板的测试效率低下。 

实用新型内容

本实用新型提供一种主板测试元件和主板测试***，用于提高主板的测试效率。 

一方面，本实用新型提供的主板测试元件，包括： 

一第一基板、一第一电连接器与一测试芯片，所述第一电连接器与所述测试芯片都设置在所述第一基板上，且所述第一电连接器电性连接所述测试芯片；其中， 

所述测试芯片用于存储测试主板的应用程序代码； 

所述第一电连接器用于与主板的第二电连接器相电性连接，以使所述主板的中央处理器CPU得以通过所述第二电连接器调用所述主板测试元件中的所述测试芯片对所述主板进行测试。 

如上所述的主板测试元件，所述第一电连接器包括两排针脚，每排针脚 包括N个针脚，所述N为大于或等于4的整数； 

所述测试芯片具有串行外设接口SPI接口；所述第一电连接器中的4个针脚分别与所述测试芯片的SPI接口的使能信号线、数据输出线、数据输入线、时钟信号线连接。 

如上所述的主板测试元件，所述第一电连接器的一个针脚与所述测试芯片的供电电源线连接，以使所述主板对所述测试芯片进行供电，所述连接所述测试芯片的供电电源线的针脚相异于所述连接所述测试芯片的SPI接口的4个针脚。 

第二方面，本实用新型提供的主板测试***，包括：一主板测试元件，具有一第一基板、一第一电连接器与一测试芯片，所述第一电连接器与所述测试芯片都设置在所述第一基板上，且所述第一电连接器电性连接所述测试芯片，所述测试芯片用于存储测试主板的应用程序代码； 

一主板，具有一第二电连接器，所述第二电连接器设置在所述主板上，所述第二电连接器电性连接所述主板的CPU； 

其中，所述第一电连接器与所述第二电连接器为相电性连接，以使所述主板的CPU得以调用所述主板测试元件中的所述测试芯片对所述主板进行测试。 

如上所述的主板测试***，所述第一电连接器直接地结合所述第二电连接器。 

如上所述的主板测试***，还包括一连接件，所述连接件的两侧分别电性连接所述第一电连接器及所述第二电连接器。 

如上所述的主板测试***，所述第一电连接器包括两排针脚，所述第二电连接器包括两排针脚，每排针脚包括N个针脚，所述连接件的两侧分别包括两排针孔，每排针孔包括N个针孔，所述N为大于或等于4的整数； 

所述测试芯片具有串行外设接口SPI接口；所述第一电连接器中的4个针脚分别与所述测试芯片的SPI接口的使能信号线、数据输出线、数据输入线、时钟信号线连接； 

所述CPU具有SPI接口；所述第二电连接器中的4个针脚分别与所述CPU的SPI接口的使能信号线、数据输出线、数据输入线、时钟信号线连接。 

如上所述的主板测试***，所述第一电连接器中连接所述测试芯片的SPI 接口的4个针脚的位置，与，所述第二电连接器中连接所述CPU的SPI接口的4个针脚的位置相同。 

如上所述的主板测试***，所述第一电连接器的一个针脚与所述测试芯片的供电电源线连接，所述第二电连接器中的一个针脚与所述主板的电源电性连接，以使所述主板对所述测试芯片进行供电，所述连接所述测试芯片的供电电源线的针脚相异于所述连接所述测试芯片的SPI接口的4个针脚，所述电性连接所述主板的电源的针脚相异于所述连接所述CPU的SPI接口的4个针脚。 

如上所述的主板测试***，所述主板的存储芯片具有SPI接口；所述第二电连接器中的一个针孔与所述主板的存储芯片的SPI接口的使能信号线连接，所述电性连接所述存储芯片的SPI接口的使能信号线的针脚相异于所述连接所述CPU的SPI接口连接的4个针脚； 

所述主板的存储芯片的SPI接口的数据输出线、数据输入线、时钟信号线分别与所述CPU的SPI接口的数据输出线、数据输入线、时钟信号线连接； 

其中，所述连接存储芯片的SPI接口的使能信号线的针脚与所述连接CPU的SPI接口的使能信号线的针脚得以通过跳冒装置连接实现所述第二电连接器短接。 

本实用新型提供的主板测试元件和主板测试***，通过主板测试元件的第一电连接器和主板的第二电连接器的相电性连接，从而使得主板的CPU可以调用主板测试元件中的测试芯片对主板进行测试，因此主板可以通过更换不同的主板测试元件来实现根据不同的应用程序代码对主板进行测试的目的，也可以通过更换不同的主板来实现一个测试芯片对多个主板进行测试的目的，从而节省了主板抹除和烧录应用程序代码的操作过程，提高了主板的测试效率。 

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 

图1为本实用新型主板测试元件实施例一的结构示意图； 

图2为本实用新型主板测试***实施例一的结构示意图； 

图3为图2中主板测试元件的一种电路示意图； 

图4为图2中主板的一种电路示意图； 

图5为本实用新型提供的跳冒装置的一种示意图。 

附图标记说明： 

10：主板测试元件； 

11：第一基板； 

12；第一电连接器； 

13：测试芯片； 

20：主板； 

21：第二电连接器； 

22：CPU； 

23：电源； 

24：存储芯片； 

30：连接件； 

40：跳冒装置。 

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。 

图1为本实施例新型主板测试元件实施例一的结构示意图，如图1所示，在本实施例中提供了一种主板测试元件10。本实施例中的主板测试元件10具有一第一基板11、一第一电连接器12及一测试芯片13，并且第一电连接器12和测试芯片13都设置在第一基板11上。第一基板11用以承载其他物体(例如第一电连接器12及测试芯片13)，且能为该些物体之间提供电流传递媒介，因此第一基板11可为一印刷电路板(Printed Circuit Board，简称：PCB) 或金属电路板等具有类似功能的元件。 

本实施例中的第一电连接器12设置在第一基板11上与测试芯片13电连接，并且用于与主板的第二电连接器相电性连接，例如与主板的第二电连接器相插接，以实现相电性连接，以使主板测试元件10与主板电性连接，主板与主板测试元件10可以进行信息传递。可选地，第一电连接器12可以位于第一基板11的边缘处，以便于与主板的第二电连接器插接。 

本实施例中的测试芯片13用于存储测试主板的应用程序代码，可以为主板提供用于测试主板的应用程序代码。例如测试芯片13可以为串行外设接口(Serial Peripheral Interface，简称：SPI)类型的芯片，测试芯片13可以为现有技术中的一存储芯片，本实施例在此对测试芯片13的描述不再赘述。 

本实施例中，通过主板测试元件10的第一电连接器12和主板的第二电连接器的相电性连接，从而使得主板的CPU可以通过第二电连接器调用主板测试元件10中的测试芯片13对主板进行测试，因此主板可以通过更换不同的主板测试元件10来实现根据不同的应用程序代码对主板进行测试的目的，也可以通过更换不同的主板来实现一个测试芯片13对多个主板进行测试的目的，从而节省了主板抹除和烧录应用程序代码的操作过程，提高了主板的测试效率。 

主板测试元件10如何实现对主板进行测试的其它具体实现方式可以参见本实用新型下述所示。 

图2为本实用新型主板测试***实施例一的结构示意图，如图2所示，在本实施例中提供了一种主板测试***，本实施例的主板测试***可以包括：一主板测试元件10和一主板20。 

本实施例中的主板测试元件10具有一第一基板11、一第一电连接器12及一测试芯片13，并且第一电连接器12和测试芯片13都设置在第一基板11上。第一基板11用以承载其他物体(例如第一电连接器12及测试芯片13)，且能为该些物体之间提供电流传递媒介，因此第一基板11可为一印刷电路板(Printed Circuit Board，简称：PCB)或金属电路板等具有类似功能的元件。 

本实施例中的第一电连接器12设置在第一基板11上与测试芯片13电连接，并且用于与下述的第二电连接器21相电性连接，例如与第二电连接器21相插接，以实现相电性连接，以使主板测试元件10与主板20电性连接， 主板20与主板测试元件10可以进行信息传递。可选地，第一电连接器12可以位于第一基板11的边缘处，以便于与第二电连接器21插接。 

本实施例中的测试芯片13用于存储测试主板20的应用程序代码，可以为主板20提供用于测试主板20的应用程序代码。例如测试芯片13可以为串行外设接口(Serial Peripheral Interface，简称：SPI)类型的芯片，测试芯片13可以为现有技术中的一存储芯片，本实施例在此对测试芯片13的描述不再赘述。 

本实施例中的主板20具有一第二电连接器21，第二电连接器21设置在主板20上，并且用于与上述的第一电连接器12相电性连接，例如与第一电连接器12相插接，以实现相电性连接。可选地，第二电连接器可位于主板20的边缘处，以便于与第一电连接器12插接。可选地，第一电连接器12及第二电连接器21为相面对。 

本实施例的主板20还包括现有技术中主板所包括的所有部件，本实施例中仅示出主板20的中央处理器(Central Processing Unit，简称：CPU)22，第二电连接器21电性连接CPU 22，在第一电连接器12与第二电连接器21相电性连接后，可以使得主板20的CPU 22得以调用主板测试元件10中的测试芯片13对主板20进行测试，也就是主板20的CPU 22与主板测试元件10的测试芯片13相电性连接，从而CPU 22可以加载测试芯片13中存储的应用程序代码，运行该应用程序代码对主板20进行测试。 

可选地，本实施例中的第一电连接器12可以直接地结合第二电连接器21。 

可选地，本实施例的主板测试***还可以包括一连接件30，连接件30的两侧分别电性连接第一电连接器12及第二电连接器21。也就是，第一电连接器12与第二电连接器21相分隔，然后通过连接件30来使第一电连接器12与第二电连接器21相互电性连接。可选地，连接件30可为一印刷电路板、软性电路板、线材等可传递信号的元件，而连接件30的两侧可具有电连接器(未示出)，以使连接件30的两侧可分别电性连接第一电连接器12及第二电连接器21。连接件30可以让主板测试元件10和主板20之间增加一距离，以使主板测试元件10与主板20可以位于相分隔的两空间中。 

当需要根据不同的应用程序代码对主板20进行测试时，可以采用多个主 板测试元件10，每个主板测试元件10中存储一种应用程序代码，通过将不同的主板测试元件10与主板20连接，即插即用，来实现采用不同的应用程序代码测试主板20的目的，从而避免了对主板中的存储芯片进行反复的抹除和烧录的操作过程。同时，一个主板测试元件10还可以分别与多个不同的主板20相连接，从而达到只需要烧录一次应用程序代码，即可达到测试多个主板20的目的。由此可知，本实施例的主板测试***可以提高主板的测试效率。 

本实施例中，主板测试***采用主板测试元件10中的测试芯片13对主板20进行测试，从而可以通过更换不同的主板测试元件10来实现根据不同的应用程序代码对主板20进行测试的目的，也可以通过更换不同的主板20来实现一个测试芯片对多个主板20进行测试的目的，从而节省了主板抹除和烧录应用程序代码的操作过程，提高了主板的测试效率。 

图3为图2中主板测试元件的一种电路示意图，图4为图2中主板的一种电路示意图，如图3和图4所示，本实施例提供的主板测试元件10的第一电连接器12可以包括针脚，比如第一电连接器12可以为排针连接器或者非排针连接器等，可选地，该第一电连接器12可以包括两排针脚，本实施例提供的主板20的第二电连接器21也可以包括针脚，比如第二电连接器21可以为排针连接器或者非排针连接器等，可选地，第二电连接器21也可以包括两排针脚，并且每排针脚包括N个针脚，N为大于或等于4的整数，为了使第一电连接器12与第二电连接器21相电性连接，那么连接件30的两侧分别包括两排针孔，也就是连接件30的每一侧包括两排针孔，每排针孔包括N个针孔，每排针脚包括的针脚数量与每排针孔包括的针孔数量相同，这样可以使得第一电连接器12的两排针脚可以压合至连接件30的一侧的两排针孔中，第二电连接器21的两排针脚也可压合至连接件30的另一侧的两排针孔中，从而实现第一电连接器12与第二电连接器21的相电性连接。 

本实施例中示出的第一电连接器12和第二电连接器21中的每排针脚包括5个针脚。如图3所示，第一电连接器12包括1号、2号、3号、4号、5号、6号、7号、8号、9号、10号针脚，但本实施例中第一电连接器12的4号针脚处未示出有针脚。如图4所示，第二电连接器21包括1号、2号、3号、4号、5号、6号、7号、8号、9号、10号针脚，但本实施例中第一电连接器12的4号针脚处未示出有针脚。 

本实施例中，测试芯片13具有SPI接口，同时图3所示的测试芯片13具有SPI接口。第一电连接器12的4个针孔分别与测试芯片13的SPI接口的使能信号线(CPU0_GPIO0)、数据输入线(CPU0_SPI_SDI)、数据输出线(CPU0_SPI_SDO)、时钟信号线(CPU0_SPI_SCK)连接。主板20的CPU 22也具有SPI接口，第二电连接器21的4个针脚分别与CPU 22的SPI接口的使能信号线(CPU0_GPIO0)、数据输入线(CPU0_SPI_SDI)、数据输出线(CPU0_SPI_SDO)、时钟信号线(CPU0_SPI_SCK)连接。这样可以通过第一电连接器12与第二电连接器21的相电性连接，实现CPU 22的SPI接口与测试芯片13的SPI接口的相电性连接，从而CPU 22的使能信号可以通过CPU 22的SPI接口的使能信号线(CPU0_GPIO0)传输至第二电连接器21，通过第二电连接器21与第一电连接器12的相电性连接传输至第一电连接器12，再通过测试芯片13的SPI接口的使能信号线(CPU0_GPIO0)传输至测试芯片13，从而实现CPU 22可以使能测试芯片13，进而CPU 22可以调用测试芯片13对主板20进行测试。 

可选地，第一电连接器12中连接测试芯片13的SPI接口的4个针脚的位置，与，第二电连接器21中连接CPU 22的SPI接口的4个针脚的位置相同。在一种可行的实现方式中，如图3所示，第一电连接器12的第1号针脚与测试芯片13的SPI接口的使能信号线(CPU0_GPIO0)连接，第一电连接器12的第3号针脚与测试芯片13的SPI接口的数据输入线(CPU0_SPI_SDI)连接，第一电连接器12的第5号针脚与测试芯片13的SPI接口的数据输出线(CPU0_SPI_SDO)连接，第一电连接器12的第7号针脚与测试芯片13的SPI接口的时钟信号线(CPU0_SPI_SCK)连接；同样地，如图4所示，第二电连接器21的第1号针脚与CPU 22的SPI接口的使能信号线(CPU0_GPIO0)连接，第二电连接器21的第3号针脚与CPU 22的SPI接口的数据输入线(CPU0_SPI_SDI)连接，第二电连接器21的第5号针脚与CPU 22的SPI接口的数据输出线(CPU0_SPI_SDO)连接，第二电连接器21的第7号针脚与CPU 22的SPI接口的时钟信号线(CPU0_SPI_SCK)连接。 

为了保证正常启动测试芯片13，还需要对测试芯片13进行供电，可选地，可以在外部专门设置一供电电源为测试芯片13进行供电。 

可选地，当第一电连接器12与第二电连接器21相电性连接时，由主板 20的电源为测试芯片13进行供电。如图4所示，本实施例还示出主板20的电源23，第二电连接器21中的一个针脚与主板20的电源23电性连接，电性连接主板20的电源23的针脚相异于连接CPU 22的SPI接口的4个针脚。如图3所示，第一电连接器12中的一个针脚与测试芯片13的供电电源线(VDD_SPI_CARD)连接，连接测试芯片13的供电电源线的针脚相异于连接测试芯片13的SPI接口的4个针脚，从而使得主板20的电源23通过第一电连接器12与第二电连接器21的相电性连接为测试芯片13进行直接供电，可选地，与主板20的电源23连接的针脚在第二电连接器21中的位置，与，一个与测试芯片13连接并用于向测试芯片13传输电能的针脚在第一电连接器12中的位置相同。在一种可行的实现方式中，第一电连接器12的第6号针脚与测试芯片13相连接，第二电连接器21的第6号针脚与电源23相连接。 

可选地，主板20的电源23的电压为1.8V或者3.3V。 

如图4所示，本实施例还示出主板20的存储芯片24，该存储芯片24可以具有SPI接口，可选地，第二电连接器21中的一个针脚与主板20的存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)连接，也就是存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)与CPU 22的SPI接口的使能信号线(CPU0_GPIO0)并未直接相连接，值得注意的是，与存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)连接的针脚相异于与CPU 22的SPI接口连接的4个针脚，与存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)连接的针脚也可以相异于与电源23连接的针脚。 

主板20的存储芯片24的SPI接口的数据输入线(CPU0_SPI_SDI)、数据输出线(CPU0_SPI_SDO)、时钟信号线(CPU0_SPI_SCK)分别与CPU 22的SPI接口的数据输入线(CPU0_SPI_SDI)、数据输出线(CPU0_SPI_SDO)、时钟信号线(CPU0_SPI_SCK)连接；也就是存储芯片24的SPI接口的数据输入线(CPU0_SPI_SDI)与CPU 22的SPI接口的数据输入线(CPU0_SPI_SDI)直接连接，存储芯片24的SPI接口的数据输出线(CPU0_SPI_SDO)与CPU 22的SPI接口的数据输出线(CPU0_SPI_SDO)直接连接，存储芯片24的SPI接口的时钟信号线(CPU0_SPI_SCK)与CPU 22的SPI接口的、时钟信号线(CPU0_SPI_SCK)直接连接。 

其中，连接存储芯片24的SPI接口的使能信号线的针脚与连接CPU 22 的SPI接口的使能信号线的针脚得以通过跳冒装置连接实现第二电连接器短接。图5为本实用新型提供的跳冒装置的一种示意图，如图5所示，跳冒装置40可以具有两个针孔，如图4所示，本实施例中的主板20上的第二电连接器21的第1号针脚连接CPU 22的SPI接口的使能信号线(CPU0_GPIO0)，第2号针脚连接存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)，当第一电连接器12与第二电连接器21的连接断开后，可以将如图5所示的跳冒装置40与第二电连接器21连接，也就是将跳冒装置40的两个针孔与第二电连接器21的第1号、第2号针脚压合，以使得排阵的第1号针脚与第2号针脚电性连接，从而第二电连接器21短接，CPU 22的SPI接口与存储芯片24的SPI接口的相电性连接，那么CPU 22的使能信号可以通过CPU 22的SPI接口的使能信号线(CPU0_GPIO0)传输至第二电连接器21，由于第二电连接器21短接，再通过存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)传输至存储芯片24，从而实现CPU 22可以使能存储芯片24，进而CPU 22还可以调用存储芯片24对主板20进行测试。若第二电连接器21的一个针脚与存储芯片24的SPI接口的使能信号线(CPU0_GPIO0_R)连接，那么在第一电连接器12中相同位置的一个针脚则不与其它部件连接，如图3所示的第一电连接器中的第2号针脚。如图3和图4所示，第一电连接器12上的第2号针脚与第二电连接器21上的第2号针脚的接法不一样之外，第一电连接器12的其它针脚与第二电连接器21的其它针脚的接法均可以相同。 

可选地，第一电连接器12可以包括针脚，第二电连接器21可以包括针孔；或者，第一电连接器12可以包括针孔，第二电连接器21可以包括针脚，从而可以实现第一电连接器12与第二电连接器21直接地结合。 

可选地，第一电连接器12可以包括针孔，第二电连接器21可以包括针孔，连接件30的两侧分别包括针脚，同样也可以实现连接件30的两侧分别电性连接第一电连接器12及第二电连接器21。 

可选地，当第二电连接器21包括针孔时，跳冒装置40可以包括两个针脚。 

需要说明的是，第一电连接器12的针孔的接线方式与上述的第一电连接器12的针脚的接线方式类似，第二电连接器21的针孔的接线方式与上述的 第二电连接器21的针脚的接线方式类似，此处不再赘述。 

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。 

Claims (10)

1.一种主板测试元件，其特征在于，包括： 

一第一基板、一第一电连接器与一测试芯片，所述第一电连接器与所述测试芯片都设置在所述第一基板上，且所述第一电连接器电性连接所述测试芯片；其中， 

所述测试芯片用于存储测试主板的应用程序代码； 

所述第一电连接器用于与主板的第二电连接器相电性连接，以使所述主板的中央处理器CPU得以通过所述第二电连接器调用所述主板测试元件中的所述测试芯片对所述主板进行测试。 

2.根据权利要求1所述的主板测试元件，其特征在于，所述第一电连接器包括两排针脚，每排针脚包括N个针脚，所述N为大于或等于4的整数； 

所述测试芯片具有串行外设接口SPI接口；所述第一电连接器中的4个针脚分别与所述测试芯片的SPI接口的使能信号线、数据输出线、数据输入线、时钟信号线连接。 

3.根据权利要求2所述的主板测试元件，其特征在于，所述第一电连接器的一个针脚与所述测试芯片的供电电源线连接，以使所述主板对所述测试芯片进行供电，所述连接所述测试芯片的供电电源线的针脚相异于所述连接所述测试芯片的SPI接口的4个针脚。 

4.一种主板测试***，其特征在于，包括： 

一主板测试元件，具有一第一基板、一第一电连接器与一测试芯片，所述第一电连接器与所述测试芯片都设置在所述第一基板上，且所述第一电连接器电性连接所述测试芯片，所述测试芯片用于存储测试主板的应用程序代码； 

一主板，具有一第二电连接器，所述第二电连接器设置在所述主板上，所述第二电连接器电性连接所述主板的中央处理器CPU； 

其中，所述第一电连接器与所述第二电连接器为相电性连接，以使所述主板的CPU得以调用所述主板测试元件中的所述测试芯片对所述主板进行测试。 

5.根据权利要求4所述的主板测试***，其特征在于，所述第一电连接器直接地结合所述第二电连接器。 

6.根据权利要求4所述的主板测试***，其特征在于，还包括一连接件，所述连接件的两侧分别电性连接所述第一电连接器及所述第二电连接器。 

7.根据权利要求6所述的主板测试***，其特征在于，所述第一电连接器包括两排针脚，所述第二电连接器包括两排针脚，每排针脚包括N个针脚，所述连接件的两侧分别包括两排针孔，每排针孔包括N个针孔，所述N为大于或等于4的整数； 

所述测试芯片具有串行外设接口SPI接口；所述第一电连接器中的4个针脚分别与所述测试芯片的SPI接口的使能信号线、数据输出线、数据输入线、时钟信号线连接； 

所述CPU具有SPI接口；所述第二电连接器中的4个针脚分别与所述CPU的SPI接口的使能信号线、数据输出线、数据输入线、时钟信号线连接。 

8.根据权利要求7所述的主板测试***，其特征在于，所述第一电连接器中连接所述测试芯片的SPI接口的4个针脚的位置，与，所述第二电连接器中连接所述CPU的SPI接口的4个针脚的位置相同。 

9.根据权利要求7或8所述的主板测试***，其特征在于，所述第一电连接器的一个针脚与所述测试芯片的供电电源线连接，所述第二电连接器中的一个针脚与所述主板的电源电性连接，以使所述主板对所述测试芯片进行供电，所述连接所述测试芯片的供电电源线的针脚相异于所述连接所述测试芯片的SPI接口的4个针脚，所述电性连接所述主板的电源的针脚相异于所述连接所述CPU的SPI接口的4个针脚。 

10.根据权利要求7或8所述的主板测试***，其特征在于，所述主板的存储芯片具有SPI接口；所述第二电连接器中的一个针脚与所述主板的存储芯片的SPI接口的使能信号线连接，所述电性连接所述存储芯片的SPI接口的使能信号线的针脚相异于所述连接所述CPU的SPI接口连接的4个针脚； 

所述主板的存储芯片的SPI接口的数据输出线、数据输入线、时钟信号线分别与所述CPU的SPI接口的数据输出线、数据输入线、时钟信号线连接； 

其中，所述连接存储芯片的SPI接口的使能信号线的针脚与所述连接CPU的SPI接口的使能信号线的针脚得以通过跳冒装置连接实现所述第二电连接器短接。