CN203537350U - 一种延迟电路 - Google Patents
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Abstract
为实现上述目的，本实用新型实施例提供了一种低噪声延迟电路，其包括延迟电路和反馈控制电路，所述延迟电路包括MP1、MN1、电阻R1、充电电容C1以及MP2和MN2管组成的反相器，所述MP1、MP2的源极连接电源、MN1和MP1的栅极连接输入端、MN2的源极和MP2的漏极的公共节点连接输出端，R1一端连接在MP1的漏极、另一端连接在MN1的源极、C1第一端接地，第二端连接在所述反相器和R1和MN1的公共节点；所述反馈控制电路包括MP3和MP4，MP4的栅极连接所述输出端，MP4的源极连接在MP3的漏极，MP4的漏极连接在C1的第二端，所述MP3的栅极连接所述输入端，源极连接所述电源。采用本实用新型实施例提供的低噪声延迟电路，可以提高延迟电路的抗干扰能力。
Description
技术领域
本实用新型涉及电子领域，具体涉及一种延迟电路。
背景技术
在芯片设计中经常会用到延迟单元，有些延迟单元，使用电容电阻形成信号的延迟，该种延迟电路容易受到噪声干扰导致延迟单元输出异常。
图1是为现有技术的延迟单元的电路原理图，其中，IN为数字信号输入端，OUT为延迟数字信号输出端，当输入端IN的信号电平从高变低时，NMOS管MN1截止，PMOS晶体管MP1开启，电源VDD通过限流电阻R1向充电电容C1充电，其波形可参见图2，当节点node1电压上升到超过由MN2,MP2组成的反相器翻转电平时，输出端OUT电平翻转从高变低，从而获得IN信号下降沿到OUT信号下降沿之间的延迟。该种延迟电路的缺点在于如果node1在反相器翻转电平附近受到干扰，例如，接地端出现较大噪声，则会导致OUT信号出现多次翻转，很有可能造成后续电路工作异常，状态可参见图3.
实用新型内容
本实用新型的目的是提供一种低噪声延迟电路，以避免接地端噪声对输出端输出信号的噪声影响。
为实现上述目的，本实用新型实施例提供了一种低噪声延迟电路，其包括延迟电路和反馈控制电路，
所述延迟电路包括第一PMOS晶体管、第一NMOS晶体管、电阻、充电电容以及第二PMOS晶体管和第二NMOS晶体管组成的反相器，所述第一、第二PMOS管的源极连接电源、所述第一NMOS晶体管和第一PMOS管的栅极连接输入端、所述第二NMOS晶体管的源极和第二PMOS晶体管的漏极的公共节点连接输出端，所述电阻一端连接在所述第一PMOS晶体管的漏极、另一端连接在所述第一NMOS晶体管的源极、所述充电电容第一端接地，第二端连接在所述反相器和所述电阻和所述第一NMOS晶体管的公共节点；
所述反馈控制电路包括第三MPOS晶体管和第四PMOS晶体管，所述第四PMOS晶体管的栅极连接所述输出端，所述第四PMOS晶体管的源极连接在所述第三PMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接在所述充电电容的第二端，所述第三PMOS晶体管的栅极连接所述输入端，所述第三PMOS晶体管的源极连接所述电源。
依照本实用新型实施例提供的低噪声延迟电路，所述输入端的输入信号从高变低时，所述第一NMOS晶体管截止，所述第一PMOS晶体管导通，所述充电电容储存电能，当所述充电电容两端的电压达到所述反相器的翻转电平时，所述第二NMOS晶体管导通，以使得所述输出端电压降低，所述第四PMOS晶体管导通，所述第三PMOS晶体管导通，以提高所述充电电容的第二端的电压。
采用本实用新型实施例提供的低噪声延迟电路，将输出端引出的信号接入反馈控制电路中，当输出端的电压从高变低时，使反馈控制电路中的晶体管导通，从而迅速拉高充电电容的电压，以避免外部因素对电容电压的影响，从而提高延迟电路的抗干扰能力。
附图说明
为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术延迟电路的原理图；
图2是图1所示的延迟电路的理想状态信号状态图；
图3是图1所示的延迟电路受干扰状态的参考图；
图4是本实用新型实施例提供的延迟电路的原理图；
图5是图4所示的延迟电路的信号状态图。
具体实施方式
下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。
如图4所示，本实用新型实施例提供的一种低噪声延迟电路，包括延迟电路和反馈控制电路，所述延迟电路包括第一PMOS晶体管MP3、第一NMOS晶体管MN1、电阻R1、充电电容C1以及第二PMOS晶体管MP2和第二NMOS晶体管MN2组成的反相器，所述MP1、MP2的源极连接电源VDD、所述第一NMOS晶体管MN1和第一PMOS管MP1的栅极连接输入端IN、所述第二NMOS晶体管MN2的源极和第二PMOS晶体管MP2的漏极的公共节点连接输出端OUT，所述电阻R1一端连接在所述第一PMOS晶体管MP1的漏极、另一端连接在所述第一NMOS晶体管MN1的源极、所述充电电容C1第一端接地，第二端连接在所述反相器和所述电阻R1和所述第一NMOS晶体管MN1的公共节点node1；
所述反馈控制电路包括第三MPOS晶体管MP3和第四PMOS晶体管MP4，所述第四PMOS晶体管MP4的栅极连接所述输出端OUT，所述第四PMOS晶体管MP4的源极连接在所述第三PMOS晶体管MP3的漏极，所述第四PMOS晶体管MP4的漏极连接在所述充电电容C1的第二端，所述第三PMOS晶体管MP3的栅极连接所述输入端IN，所述第三PMOS晶体管mp3的源极连接所述电源VDD。
所述输入端IN的输入信号从高变低时，所述第一NMOS晶体管MN1截止，所述第一PMOS晶体管MP1导通，所述充电电容C1储存电能，当所述充电电容C1两端的电压达到所述反相器的翻转电平时，所述第二NMOS晶体管MP2导通，以使得所述输出端OUT电压降低，所述第四PMOS晶体管导通MP4，所述第三PMOS晶体管MP3导通，从而使得C1第二端的电压迅速提高，降低外部信号对延迟电路的干扰，其信号状态图，可参考图5。
采用本实用新型实施例提供的延迟电路，，从延迟信号输出通路上取反馈信号，使其在延迟完成后立即开启额外通路，加速延迟电容的充放电进程，使电容电压尽快远离后级信号放大电路的翻转电平，从而提高延迟单元抗干扰能力。
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (2)
1.一种低噪声延迟电路，其特征在于，包括延迟电路和反馈控制电路，
所述延迟电路包括第一PMOS晶体管、第一NMOS晶体管、电阻、充电电容以及第二PMOS晶体管和第二NMOS晶体管组成的反相器，所述第一、第二PMOS管的源极连接电源、所述第一NMOS晶体管和第一PMOS管的栅极连接输入端、所述第二NMOS晶体管的源极和第二PMOS晶体管的漏极的公共节点连接输出端，所述电阻一端连接在所述第一PMOS晶体管的漏极、另一端连接在所述第一NMOS晶体管的源极、所述充电电容第一端接地，第二端连接在所述反相器和所述电阻和所述第一NMOS晶体管的公共节点；
所述反馈控制电路包括第三MPOS晶体管和第四PMOS晶体管，所述第四PMOS晶体管的栅极连接所述输出端，所述第四PMOS晶体管的源极连接在所述第三PMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接在所述充电电容的第二端，所述第三PMOS晶体管的栅极连接所述输入端，所述第三PMOS晶体管的源极连接所述电源。
2.如权利要求1所述的低噪声延迟电路，其特征在于，所述输入端的输入信号从高变低时，所述第一NMOS晶体管截止，所述第一PMOS晶体管导通，所述充电电容储存电能，当所述充电电容两端的电压达到所述反相器的翻转电平时，所述第二NMOS晶体管导通，以使得所述输出端电压降低，所述第四PMOS晶体管导通，所述第三PMOS晶体管导通，以提高所述充电电容的第二端的电压。
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Cited By (2)
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|---|---|---|---|---|
| CN103546126A (zh) * | 2013-10-28 | 2014-01-29 | 无锡中星微电子有限公司 | 一种低噪声延迟电路 |
| CN105116209A (zh) * | 2015-07-14 | 2015-12-02 | 电子科技大学 | 一种高压过零检测电路 |
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| CN103546126B (zh) * | 2013-10-28 | 2016-02-03 | 无锡中感微电子股份有限公司 | 一种低噪声延迟电路 |
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