CN203406851U - 一种fpga片上低功耗*** - Google Patents
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Abstract
本实用新型公开一种FPGA片上低功耗***，包括参考电压电路、上电复位模块、DLL电源模块、SRAM电源模块；所述参考电压电路提供1.2V和1.8V的双电压基准，上电复位模块包括一个在芯片电源上升到1.6V时发出上电复位的POR脉冲信号的上电复位电路，DLL电源模块包括一个为DLL延迟链提供2V电压的稳压器，所述SRAM电源模块从芯片电源VDD通过电压变换得到另一电压SRAMVDD，所述SRAMVDD电压高于电压VDD，电压SRAMVDD和电压VDD分别加在不同的SRAM单元上，SRAMVDD电压同时加在SRAM单元的PMOS晶体管的源端和PMOS晶体管的衬底上。本实用新型能降低FPGA芯片了芯片的动态开关功耗和短路功率，降低SRAM存储器的动态开关功耗和静态直流功率，提高FPGA芯片的安全性和工作的稳定性。
Description
技术领域
本实用新型涉及微电子领域，尤其涉及一种FPGA片上低功耗***。
背景技术
集成电路的功耗问题是一个热量问题。所以一切和热量有关的问题，都可能导致芯片功耗的变化。但是在自然环境中，热问题又是一个最为普遍的现象。对于半导体集成电路，这些问题也是同样存在的。自然界的能量总是在不停的转化，芯片通电之后，很多电能要转化为热能。对于规模比较小的芯片，这种转化过来的能量不会对芯片造成致命的伤害。但是对于规模庞大的芯片，比如CPU、GPU、FPGA，出现功耗过大的问题是不可避免的，并且巨大的热量会对芯片造成严重的，不可恢复的破坏。而且，半导体工艺技术的不断进步，芯片特征尺寸的不断减小，不断的提高芯片的速度不再是一个好的选择，人们需要一些能效比较高的电路和工艺技术，来保持半导体行业的快速发展。
功耗问题在FPGA中是一个可靠性的设计，电源的消耗量依赖于内部逻辑的转变数量和适当的工作时钟频率。芯片规模增加，电源的消耗量也增加。一个普通的大规模高速的FPGA芯片设计要求有几个安培的电源电流。没有一个精确的热量分析，热量的增加容易超过允许的最大结温，给芯片造成不可恢复的破坏。功耗问题的考虑是为了成功的设计完整性。芯片内部电源耗散是芯片热量的重要来源，主要包括以下几种方式：
Dynamic Switching Power(动态开关功耗)：是芯片内部节点电压跃迁时对寄生电容充放电所引起的动态开关功耗。
Short-Circuit Power(短路功率)是CMOS晶体管栅极的上拉和下拉网络同时打开时输入信号跃迁产生的瞬态功耗。
Static DC Power(静态直流功率)是CMOS电路在低电压摆幅输入信号驱动时所消耗的静态直流功率。
实用新型内容
本实用新型旨在提供一种FPGA片上低功耗***，能够降低FPGA芯片的动态开关功耗、短路功率和静态直流功率。
为达到上述目的，本实用新型是采用以下技术方案实现的：本实用新型提供的FPGA片上低功耗***，包括参考电压电路、上电复位模块、DLL电源模块、SRAM电源模块；所述参考电压电路提供1.2V和1.8V的双电压基准，所述上电复位模块包括一个在芯片电源上升到1.6V时发出上电复位的POR脉冲信号的上电复位电路，所述DLL电源模块包括一个为DLL延迟链提供2V电压的稳压器，所述SRAM电源模块从芯片电源VDD通过电压变换得到另一电压SRAMVDD，所述SRAMVDD电压高于电压VDD，电压SRAMVDD和电压VDD分别加在不同的SRAM单元上，SRAMVDD电压同时加在SRAM单元的PMOS晶体管的源端和PMOS晶体管的衬底上。
优选的，所述上电复位模块还包括用于确保POR信号的复位有效性的复位信号检测电路，所述复位信号检测电路连接上电复位电路和SRAM单元。
进一步的，所述DLL电源模块包括依次连接的单位增益缓冲器、低通滤波器和稳压器；所述单位增益缓冲器还连接参考电压电路，所述稳压器为DLL延迟链的缓冲器独立供电。
进一步的，所述SRAM电源模块包括第一电压比较器、第二电压比较器、环形振荡器、电荷泵；所述第一电压比较器连接参考电压电路，还连接环形振荡器，所述第二电压比较器连接上电复位模块，还连接电荷泵，所述环形振荡器还连接电荷泵，所述电荷泵为SRAM单元提供能量。
优选的，所述参考电压电路以带隙基准源为核心组成，利用芯片的全局电源中输入的2.5V电压和PNP晶体管的带隙特性产生稳定的1.2V基准电压。
优选的，所述稳压器为带有反馈和补偿功能的直流电源。
优选的，所述复位信号检测电路为SRAM构成的POR信号复位验证电路，所述上电复位电路的上电复位信号送到不同电源供电的SRAM构成的POR复位验证电路，并将SRAM的储存值作为输出。
优选的，所述SRAMVDD电压为3.3V，VDD电压为2.5V，其中，BRAM中的SRAM的电源为VDD，其余SRAM的电源为SRAMVDD。
进一步的，所述FPGA芯片的电源包括芯片的内部电压VDD、I/O电路输出缓冲器电压VCCO、SRAM的电源电压SRAMVDD、DLL电路延迟链的电源电压DLLVDD、I/O输入传输管电压IOPUMP；所述VDD分布于整个FPGA芯片，所述VCCO、IOPUMP分布在FPGA芯片的四边，所述SRAMVDD分布在FPGA芯片的中央区域，所述DLLVDD分布在FPGA芯片的四个角上。
本实用新型公开的FPGA片上低功耗***，上电复位模块在FPGA芯片上电的过程中降低了芯片的动态开关功耗和短路功率；DLL电源模块降低了DLL在运行过程中的动态开关功耗；SRAM电源模块降低了SRAM存储器的动态开关功耗和静态直流功率；从而降低FPGA芯片的耗散功率，降低FPGA芯片的热量，提高FPGA芯片的安全性和工作的稳定性。
附图说明
图1为本实用新型电气原理框图；
图2为FPGA芯片的电源布局版图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图，对本实用新型进行进一步详细说明。
如图1所示，本实用新型公开的FPGA片上低功耗***，包括参考电压电路、上电复位模块、DLL电源模块、SRAM电源模块；参考电压电路提供1.2V和1.8V的双电压基准，参考电压电路以带隙基准源为核心组成，利用芯片的全局电源中输入的2.5V电压和PNP晶体管的带隙特性产生稳定的1.2V基准电压；上电复位模块包括一个在芯片电源上升到1.6V时发出上电复位的POR脉冲信号的上电复位电路，还包括用于确保POR信号的复位有效性的复位信号检测电路，复位信号检测电路为SRAM构成的POR信号复位验证电路，将上电复位电路的信号送到不同电源供电的SRAM构成的POR复位验证电路，并将SRAM的储存值作为输出，DLL电源包括一个为DLL延迟链提供2V电压的稳压器，SRAM电源模块从芯片电源VDD通过电压变换得到另一电压SRAMVDD，所述SRAMVDD电压高于电压VDD，电压SRAMVDD和电压VDD分别加在不同的SRAM单元上，SRAMVDD电压同时加在SRAM单元的PMOS晶体管的源端和PMOS晶体管的衬底上；；SRAMVDD电压为3.3V，VDD电压为2.5V，其中，BRAM中的SRAM的电源为VDD，其余SRAM的电源为SRAMVDD。
DLL电源模块包括依次连接的单位增益缓冲器、低通滤波器和稳压器；单位增益缓冲器还连接参考电压电路，稳压器为DLL延迟链的缓冲器独立供电，稳压器为带有反馈和补偿功能的直流电源。单级增益缓冲器用于提高基准电压的输出反馈驱动和交流电压增益，低通滤波器用于去除基准电压的高频，确保POR信号的复位有效性。
SRAM电源模块包括第一电压比较器、第二电压比较器、环形振荡器、电荷泵；所述第一电压比较器连接参考电压电路，还连接环形振荡器，第二电压比较器连接上电复位模块，还连接电荷泵，环形振荡器还连接电荷泵，电荷泵为SRAM单元提供能量，第一电压比较器比较SRAM电源电压值和1.2V基准电压，并产生数字逻辑输出，第二电压比较器用于抑制或补偿SRAM的电源电压，提高SRAM电源电压的驱动能力，环形振荡器产生SRAM电压泵输出电压的有效VCLK时钟信号，比较SRAM电源电压值和1.2V基准电压，并产生数字逻辑输出，电荷泵为整个芯片的SRAM单元提供3.3V的电源支持。
一般情况下，上电复位电路应该在上电的过程完成之后才发出复位脉冲，对芯片进行复位。但是，在规模庞大的FPGA芯片中，上电的功耗是很大的。因为上电时，芯片可以等效成一个巨大的电容。芯片上电就好像给一个电容充电。如果上电到2.5V芯片的电源电压时复位就会出现很大的上电电流，如果这个尖峰电流过大就会给FPGA芯片造成不可恢复的破坏。本实用新型的上电复位模块把POR信号调整到芯片电源电压上升到1.6V左右复位输出，这样会形成芯片上电的时间差，减小芯片上电的动态开关功耗。SRAM构成的POR复位验证电路在实际的上电中，为了得到稳定与有效的不完全上电全局复位信号，将POWER-ON电路的信号送到不同电源供电的SRAM构成的POR复位验证电路，并将SRAM的储存值作为输出。这样做的好处是可以在这里提前验证复位信号的稳定性和有效性，使整个芯片不会因为POR信号电平不够而出现芯片内部复位不充分，即芯片内的某些节点尚未复位，信号就已经结束的问题，同时也避免了干扰信号对全局复位信号的影响，从电压完整性的角度实现了全局的全部节点异步复位。由于芯片的SRAM可以工作在不同的电源电压环境下，使用不同电源的SRAM作为验证通道，保证了启动信号的有效性（每个SRAM都复位，才能保证输出有效）。
如图2所示，FPGA芯片的电源包括芯片的内部电压VDD1、I/O电路输出缓冲器电压VCCO2、SRAM的电源电压SRAMVDD3、DLL电路延迟链的电源电压DLLVDD4、I/O输入传输管电压IOPUMP5；VDD1分布于整个FPGA芯片，VCCO2、IOPUMP5分布在FPGA芯片的四边，SRAMVDD3分布在FPGA芯片的中央区域，DLLVDD4分布在FPGA芯片的四个角上。
这样的不同的电源电压供给可以减小芯片的整体功能，并可以实现特殊的功能。这里对这些电压的功能和电压值进行一下详细的说明。
芯片的内部电压VDD：对于这个芯片，这个电压值为2.5V。提供绝大多数芯片上的电路的电源支持。但是上电时，有严格的时间限制。电压的上升（指的是从1.0V上升到2.4V）时间最长不超过50ms。它的上电波形变化与芯片外部的电源有直接的关系。在正常的情况下是一个逐渐连续上升的过程，达到2.5V后稳定。
I/O电路输出缓冲器电压VCCO（要分为8个组）：这个电压专门为I/O输出缓冲器提供不同种类的电源支持。来满足多种标准的要求。电压值有1.5V，2.5V和3.3V三种，并且也可以没有。同时，有的标准要求有VREF电压作为I/O标准被要求提供。特别的，Bank2的IOB输出电压的输入(VCCO_2)也被作为上电复位（POR）电路的逻辑输入。这个电压值要大于1.0V以使上电过程继续。如果这个组未被使用的话，在VCCO_2上必须要加上拉。在版图中有很多的去藕电容连接在VCCO和GND之间，防止噪声的干扰。它的上电波形变化与芯片外部的电源有直接的关系。在正常的情况下是一个逐渐连续上升的过程，达到要求的电压值后稳定。如果有的Bank在应用中不被使用，就可以不需要提供电压的支持，自然就降低的芯片的整体功耗。
SRAM的电源电压SRAMVDD：SRAMVDD的电源电压是专门给配置SRAM单元供电的电源。BRAM中的SRAM是VDD。这个电源有一个复杂的电源***，它要完成一系列的电压变换。DLL电路延迟链的电源电压DLLVDD：它专门为DLL的延迟链的缓冲器提供2V的稳定电压，这样在增加了单位延迟的同时减小了功耗。在这个芯片中一共有4个DLL。它们独立供电，这样也可以在一定程度上减小功耗。
I/O输入传输管电压IOPUMP：它的电压为3.2V。它就是为了避免NMOS传输晶体管在传输I/O的输入电平时的阈值损失。在每个I/O上只控制一个晶体管。
在整个FPGA***中，DLL电路是一个很特殊的电路，它会生成2倍，4倍的倍频时钟。并且，DLL电路中需要大量的延迟单元来对时钟信号进行处理，在实际的电路中，使用可选的缓冲器来实现延迟的功能。DLL模块给芯片或芯片外部提供时钟信号。它在芯片中是个高频率电路，所以它产生的动态功耗很大。DLL电路延迟链的电源电压，它专门为DLL的延迟链的缓冲器提供2V的稳定电压，这样在增加了单位延迟的同时减小了动态功耗。DLL电源模块由4部分组成：电路电压源***包括参考电压电路，单位增益缓冲器，低通滤波器和稳压器。最后由稳压器的输出电压来为延迟单元的缓冲器独立供电。参考电压电路由带隙基准源为核心组成，利用芯片的全局电源中输入一定的电压（2.5V）和PNP晶体管的带隙特性产生稳定的1.2V电压。单位增益缓冲器放在参考电压电路和低通滤波器之间，它提高了基准电压的输出反馈驱动和交流电压增益，同时有利于输出的电压信号在版图上的长距离传播。低通滤波器放在单级增益缓冲器和稳压器之间。它可以把基准电压平滑和均匀化，为敏感的稳压器提供可靠的电压支持。因为DLL的延迟是必须非常精确的，既然使用独立供电的方式来产生延迟，那么电源的大小也是必须非常精确的，并且几乎没有什么变化和抖动。稳定的PSRR（电源抑制比）为DLL模块功耗的降低提供了很好的保障。稳压器是一个带有反馈和补偿作用的电源。它直接供给DLL的缓冲器电源，并且它的输出电压和电流大小不随它所驱动的缓冲器的多少而改变。
上电的时候，SRAMVDD要比VDD延迟上电，这样有许多好处。VDD是外部提供的电压，SRAMVDD是内部产生的。这样有利于内部的上电复位电路和带隙基准源提前进入稳定状态，输出后面电路需要的信号和模拟量。避免上电时芯片混乱的工作状态。在功耗方面也造成了上电的时间差，避免了上电的尖峰电流。在上电之后，配置芯片的时候。SRAMVDD的电压大小由于电压泵的原因上升到3.2V左右，这样SRAM存储单元的电源提高，配置后输出SRAM的1值不是2.5V电压，而是3.2V左右的电压。因为芯片大量使用单NMOS晶体管做传输逻辑，这样势必会产生一定的阈值损失，导致传输信号的不完整。这样改善后，就完全避免错误状态出现。总的来说，SRAM的电压值是一个阶梯状连续上升的过程。当然，它的变化需要很多全局控制信号。
在静态功耗方面,这个SRAMVDD电压不仅加在SRAM的PMOS晶体管的源端同时也加在了PMOS晶体管的衬底上。这样就使用了反体偏置技术减小了SRAM在静态工作时的亚阈值漏电流。因为SRAM在FPGA里面大量存在。所以这样也显著减小了FPGA的静态功耗。
当然，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。
Claims (8)
1.一种FPGA片上低功耗***，其特征在于：包括参考电压电路、上电复位模块、DLL电源模块、SRAM电源模块；所述参考电压电路提供1.2V和1.8V的双电压基准，所述上电复位模块包括一个在芯片电源上升到1.6V时发出上电复位的POR脉冲信号的上电复位电路，所述DLL电源模块包括一个为DLL延迟链提供2V电压的稳压器，所述SRAM电源模块从芯片电源VDD通过电压变换得到另一电压SRAMVDD，所述SRAMVDD电压高于电压VDD，电压SRAMVDD和电压VDD分别加在不同的SRAM单元上，SRAMVDD电压同时加在SRAM单元的PMOS晶体管的源端和PMOS晶体管的衬底上。
2.根据权利要求1所述的FPGA片上低功耗***，其特征在于：所述上电复位模块还包括用于确保POR信号的复位有效性的复位信号检测电路，所述复位信号检测电路连接上电复位电路和SRAM单元。
3.根据权利要求1所述的FPGA片上低功耗***，其特征在于：所述DLL电源模块包括依次连接的单位增益缓冲器、低通滤波器和稳压器；所述单位增益缓冲器还连接参考电压电路，所述稳压器为DLL延迟链的缓冲器独立供电。
4.根据权利要求1所述的FPGA片上低功耗***，其特征在于：所述SRAM电源模块包括第一电压比较器、第二电压比较器、环形振荡器、电荷泵；所述第一电压比较器连接参考电压电路，还连接环形振荡器，所述第二电压比较器连接上电复位模块，还连接电荷泵，所述环形振荡器还连接电荷泵，所述电荷泵为SRAM单元提供能量。
5.根据权利要求3所述的FPGA片上低功耗***，其特征在于：所述参考电压电路以带隙基准源为核心组成，利用芯片的全局电源中输入的2.5V 电压和PNP晶体管的带隙特性产生稳定的1.2V基准电压。
6.根据权利要求3所述的FPGA片上低功耗***，其特征在于：所述稳压器为带有反馈和补偿功能的直流电源。
7.根据权利要求2所述的FPGA片上低功耗***，其特征在于：所述复位信号检测电路为SRAM构成的POR信号复位验证电路，将上电复位电路的信号送到不同电源供电的SRAM构成的POR复位验证电路，并将SRAM的储存值作为输出。
8.根据权利要求1所述的FPGA片上低功耗***，其特征在于：所述FPGA芯片的电源包括芯片的内部电压VDD（1）、I/O电路输出缓冲器电压VCCO（2）、SRAM的电源电压SRAMVDD（3）、DLL电路延迟链的电源电压DLLVDD（4）、I/O输入传输管电压IOPUMP（5）；所述VDD（1）分布于整个FPGA芯片，所述VCCO（2）、IOPUMP（5）分布在FPGA芯片的四边，所述SRAMVDD（3）分布在FPGA芯片的中央区域，所述DLLVDD（4）分布在FPGA芯片的四个角上。
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| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 610041 CHENGDU, SICHUAN PROVINCE TO: 100086 HAIDIAN, BEIJING Free format text: CORRECT: INVENTOR; FROM: HE TAO TO: HE TAO LI SHISHENG ZHANG HAIXIA |
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Effective date of registration: 20140311 Address after: 100086 room 23, No. 208, Haidian District, Beijing, Zhichun Road Patentee after: BEIJING XINYI CENTURY TECHNOLOGY CO., LTD. Address before: 610041 Sichuan Province, Chengdu Tianfu Avenue North No. 1480 building 6 Room 102 Patentee before: Chengdu Grand Core Epoch Technology Co., Ltd. |
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Granted publication date: 20140122 Termination date: 20200626 |