CN203277389U - 半导体装置 - Google Patents

Abstract

本实用新型公开一种半导体装置。半导体装置包括基板、第一鳍状结构、电接触结构以及栅极结构，其中第一鳍状结构包括沿着第一方向延伸的水平鳍状结构，以及沿着第二方向延伸的垂直鳍状结构。基板上定义有一第一区域以及一第二区域。水平鳍状结构的部分区段以及垂直鳍状结构被设置于第一区域内，且电接触结构直接覆盖第一区域内的水平鳍状结构以及垂直鳍状结构。栅极结构部分重叠于第二区域内的水平鳍状结构。

Description

半导体装置

技术领域

本实用新型涉及一种半导体装置的领域，特别是涉及一种半导体装置阱连接区内的结构及其制作方法。

背景技术

随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式（planar）场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,FinFET)元件取代平面晶体管元件已成为目前的主流发展趋势。

在目前的次光学光刻特征尺度(sub-lithographic feature)的制作工艺世代，一般通过侧壁图案转移(sidewall image transfer,SIT)技术以形成所需的鳍状结构。一般来说，侧壁图案转移技术的实施方式通常是先于基板上形成多个牺牲图案。接着利用沉积及蚀刻制作工艺，于各牺牲图案的侧壁分别形成一间隙壁。而在去除该些牺牲图案之后，继以利用间隙壁作为基板的蚀刻掩模，进一步将各间隙壁的图案转移至基板内，以形成多条彼此平形排列的鳍状结构，因而定义出晶体管元件载流子通道的形状及宽度。然而，鳍状结构较小的表面积也限制了其与电接触结构间的接触面积，特别是限制了位在阱连接区内的鳍状结构与电接触结构间的接触面积。由于电阻值与接触面积呈现反比，此结构会使得阱连接区内鳍状结构/电接触结构间的界面产生显著的电压降，而不利于晶体管元件的电性表现。

因此，尚需要一种改良式的半导体装置的结构及其制作方法，以克服上述阱连接区内接触电阻值过高的问题。

实用新型内容

为达到上述目的，本实用新型的目的在于提供一种半导体装置的结构及其制作方法，以改进现有技术中的缺失。

根据本实用新型的一实施例，提供一种半导体装置。半导体装置包括基板、第一鳍状结构、电接触结构以及栅极结构，其中第一鳍状结构包括沿着第一方向延伸的水平鳍状结构，以及沿着第二方向延伸的垂直鳍状结构。基板上定义有一第一区域以及一第二区域，且水平鳍状结构的部分区段以及垂直鳍状结构被设置于第一区域内。电接触结构直接覆盖第一区域内的水平鳍状结构以及垂直鳍状结构，且栅极结构部分重叠于第二区域内的水平鳍状结构。

该第一方向垂直该第二方向。该第一鳍状结构为一环状(loop)结构。该第一鳍状结构为一具有开口的环状结构。该第一鳍状结构包括另一沿着该第一方向延伸的水平鳍状结构，其中该电接触结构会直接接触该第一区域内的该些水平鳍状结构以及该垂直鳍状结构。该水平鳍状结构与该垂直鳍状结构各自具有相对设置的两侧面，且该电接触结构会直接接触该些侧面。该第一区域为一阱连接区(well pick-up region)，该第二区域为一主动区(activeregion)。

该半导体装置另包括一具有第一导电型的阱连接掺杂区，设置于该阱连接区内。该半导体装置另包括一具有第二导电型的源/漏极掺杂区，设置于该主动区内。该源/漏极掺杂区设置于该水平鳍状结构内且位于该栅极结构的一侧。该半导体装置另包含一阱连接掺杂区以及一源/漏极掺杂区，分别设置于该第一区域内以及该第二区域内，其中该阱连接掺杂区具有一第一导电型，该源/漏极掺杂区具有一第二导电型，且该第一导电型相异于该第二导电型。

该半导体装置另包含一遮蔽结构，覆盖住该水平鳍状结构的部分区段，其中该电接触结构会覆盖部分该遮蔽结构。该半导体装置另包含：第二鳍状结构，设置于该基板上，该第二鳍状结构包括至少一沿着该第一方向延伸的水平鳍状结构，以及一沿着该第二方向延伸的垂直鳍状结构，其中该些水平鳍状结构的部分区段以及该些垂直鳍状结构均被设置于该第一区域内。

该第一方向垂直该第二方向。该电接触结构会直接接触该些水平鳍状结构以及该些垂直鳍状结构。该水平鳍状结构与该垂直鳍状结构各自具有相对设置的两侧面，且该电接触结构会直接接触该些侧面。

该半导体装置另包含一阱连接掺杂区以及一源/漏极掺杂区，分别设置于该第一区域内以及该第二区域内，其中该源/漏极掺杂区设置于至少一该些水平鳍状结构内且位于该栅极结构的一侧。该阱连接掺杂区具有第一导电型，该源/漏极掺杂区具有第二导电型，且该第一导电型相异于该第二导电型。

根据本实用新型的另一实施例，提供一种半导体装置的制作方法，包括下列步骤：首先，形成牺牲图案于基板上，并于牺牲图案的四周侧壁形成间隙壁。接着转移间隙壁的图案至基板，而形成一鳍状结构，其中鳍状结构包括沿着第一方向延伸的水平鳍状结构以及沿着第二方向延伸的垂直鳍状结构。接着依序形成形成栅极结构、源/漏极结构以及电接触结构，其中栅极结构会与部分水平鳍状结构重叠，源/漏极结构会各自位于栅极结构的各侧，电接触结构会直接覆盖水平鳍状结构以及垂直鳍状结构。

在形成该电接触结构之前，该垂直鳍状结构仍会存在。

本实用新型的优点在于，由于水平鳍状结构以及垂直鳍状结构均会被设置于半导体装置的阱连接区内，因此位于阱连接区内电接触结构除了会覆盖水平鳍状结构外，其同时也会覆盖垂直鳍状结构，而具有较大的接触面积和较低的接触电阻，在这样结构下，若施加一电压于阱连接区，电接触结构与水平/垂直鳍状结构间仅会产生较小的压降，因此可以顺利将电压经由阱连接掺杂区施加至阱掺杂区，进而增进了半导体装置的效能。

附图说明

图1至图7绘示了本实用新型的第一较佳实施例的半导体装置的制作方法示意图，其中：

图1绘示了本实用新型第一较佳实施例在制作工艺初始的结构俯视图；

图2是沿着图1剖线A-A’所绘示的剖面示意图；

图3绘示了经过图案转移制作工艺并形成浅沟槽绝缘后的剖面示意图；

图4绘示了形成栅极结构后的俯视示意图；

图5是沿着图4剖线A-A’所绘示的剖面示意图；

图6绘示了形成电接触结构后的俯视示意图；

图7是沿着图6中剖线B-B’所绘示的剖面示意图；

图8绘示了本实用新型第一较佳实施例第一变化型的俯视示意图；

图9是沿着图8中剖线C-C’所绘示的剖面示意图；

图10绘示了本实用新型第一较佳实施例第二变化型的俯视示意图；

图11绘示了本实用新型第一较佳实施例第三变化型的俯视示意图。

符号说明

10   基板          12   介电层

14   牺牲图案      16   间隙壁

18   图案化介电层  20   突出结构

22   浅沟槽绝缘层  24   鳍状结构

24a  第一鳍状结构  24b  第二鳍状结构

24c  第三鳍状结构  24d  第四鳍状结构

26a  水平鳍状结构  26b  垂直鳍状结构

28   阱掺杂区      30   阱连接掺杂区

32   栅极结构      34   源/漏极掺杂区

38   层间介电层    40   接触洞

42   电接触结构    60   遮蔽结构

62   介电层        64   导电层

66   上盖层        68   间隙壁

80a  侧面          80b  侧面

80c  顶面          100  第一布局图案

D1   第一深度      H1   第一高度

R1   阱连接区      R2   主动区

W1   第一宽度      W2   第二宽度

X    第一方向      Y    第二方向

A-A’剖线          B-B’剖线

C-C’剖线

具体实施方式

于下文中，加以陈述本实用新型的半导体装置及其制作方法的具体实施方式，以使本技术领域中具有通常技术者可据以实施本实用新型。该些具体实施方式可参考相对应的附图，使该些附图构成实施方式的一部分。虽然本实用新型的实施例公开如下，然而其并非用以限定本实用新型，任何熟悉此技术者，在不脱离本实用新型的精神和范畴内，当可作些许的更动与润饰。

首先如图1及图2所示，图1绘示了在制作工艺初始的结构俯视图，图2为沿着图1剖线A-A’所绘示的剖面示意图。在此阶段，提供一基板10，其上设置有介电层12以及多个牺牲图案14，且各牺牲图案14的四周侧壁均会被一外观呈现环状(loop)的间隙壁16所覆盖。其中，基板10上定义有第一区域和第二区域，其可以分别对应至半导体装置的阱连接区R1和主动区R2，但不限于此。各牺牲图案14可以横跨阱连接区R1和主动区R2，而使其俯视外观具有一第一布局图案100，例如是沿着第一方向X和第二方向Y排列的矩阵布局，并使各牺牲图案14的长轴平行于第一方向X，但不限于此。较佳来说，各牺牲图案14会具有一第一宽度W1，而各间隙壁16会具有一第二宽度W2，且第一宽度W1会大于第二宽度W2。

上述的基板10较佳是半导体基板，例如硅基板或硅锗(SiGe)基板等，且基板10较佳不会选用绝缘层上覆硅(silicon-on-insulator,SOI)基板。介电层12可以是氮化层或氧化层，例如氮化硅、氧化硅或其他适合的介电层，其可以利用热氧化法、高密度等离子体化学气相沉积(high density plasma CVD,HDPCVD)或次常压化学气相沉积（sub-atmosphere CVD,SACVD）等制作工艺而制得。且根据其他实施例，可以选择性地不形成介电层于基板上。牺牲图案14的组成可以是半导体材料，例如多晶硅材料，其形成方式可以通过一般的沉积、光光刻及蚀刻制作工艺。且受限于机台的制作工艺能力，各牺牲图案14的第一宽度W1大于或等于此机台所能进行的光学光刻制作工艺的最小曝光极限。各间隙壁16的组成可以是介电材料，例如氮化硅，其形成方式可以包括下列步骤：首先，形成一介电材料层(图未示)，以顺向性地包覆各牺牲图案14并覆盖介电层12。接着，全面性地蚀刻(不用掩模的方式蚀刻)介电材料层，以于各牺牲图案14的四周侧壁形成间隙壁16，而形成如图1所示的俯视外观。较佳来说，介电层12、牺牲图案14以及间隙壁16的组成彼此会不相同，使得彼此之间会具有一定的蚀刻选择比。

参照图3所示，图3绘示了经过图案转移制作工艺并形成浅沟槽绝缘后的剖面示意图，其大致对应于图1中的剖线A-A’。如图2和图3所示，全面去除阱连接区R1及主动区R2内的牺牲图案14，使得介电层12上方仅留下间隙壁16。之后进行一图案转移制作工艺，例如是侧壁图案转移(sidewallimage transfer,SIT)制作工艺，以将各间隙壁16定义出的环状图案转移至基板10的表面而形成多个具有环状图案的突出结构20。其中，各突出结构20均会具有一第一高度H1，且其上方依序会堆叠有图案化介电层18以及间隙壁16。

具体来说，上述的图案转移制作工艺可包括多个蚀刻步骤，举例来说：首先，利用一般蚀刻制作工艺(干蚀刻或湿蚀刻)去除牺牲图案14，仅留下各间隙壁16于介电层12上。在此一般蚀刻制作工艺条件下，牺牲图案14的蚀刻速率会大于间隙壁16的蚀刻速率，因此该蚀刻制作工艺几乎不会蚀刻间隙壁16。接着，进行一道或多道非等向性蚀刻制作工艺(anisotropic etchingprocess)，以间隙壁16作为蚀刻掩模，依序向下蚀刻介电层12及/或部分的基板10。至此，便可将间隙壁16所定义的图案转移至介电层12及/或基板10内。在此需注意的是，全文中所称的「图案转移制作工艺」包含「侧壁图案转移制作工艺」的概念，亦即，「图案转移制作工艺」可被视为是「侧壁图案转移制作工艺」的上位概念。

仍如图3所示，并搭配参照图2。在完成上述的图案转移制作工艺之后，可依序进行介电层沉积制作工艺、介电层平坦化制作工艺以及介电层回蚀刻制作工艺，以于各突出结构20的底部周围形成具有一第一深度D1的浅沟槽绝缘层22。因此，各突出结构20的部分区段会突出于浅沟槽绝缘层22。此突出于浅沟槽绝缘层22的部分区段也可被称作是鳍状结构24，且鳍状结构24的高度大约为300至400埃(angstroms)。在此需注意的是，在上述的图案转移制作工艺中，各间隙壁16的宽度可能会些许地被蚀刻缩减，因此，各相对应鳍状结构24的宽度可能会略小于原先各间隙壁16的第二宽度W2，但不限于此。

参照图4和图5，其中图4绘示了形成栅极结构后的俯视示意图，而图5是沿着图4剖线A-A’所绘示的剖面示意图。如图4和图5所示，并搭配参照图3。接着完全去除鳍状结构24上方的各间隙壁16以及各图案化介电层18，以暴露出各鳍状结构24，例如暴露出第一鳍状结构24a、第二鳍状结构24b、第三鳍状结构24c以及第四鳍状结构24d，但不限于此。较佳来说，各鳍状结构24a、24b、24c、24d均可以横跨阱连接区R1和主动区R2，且其U型末端位于阱连接区R1内。换句话说，各鳍状结构24a、24b、24c、24d的末端会具有二水平鳍状结构26a以及一垂直鳍状结构26b。

接着可再进行其他相关的半导体制作工艺。例如依序进行多道离子注入工艺，以于基板10内形成具有第一导电型，例如P型，的阱掺杂区(well dopedregion)28以及阱连接掺杂区(well pick-up doped region)30。其中，阱掺杂区28会被形成于阱连接区R1以及主动区R2内，而阱连接掺杂区30仅会被形成于阱连接区R1内。进一步来说，阱连接掺杂区30可以被视为是设置于阱掺杂区28内的一重掺杂区。换句话说，阱连接掺杂区30的掺杂浓度会高于阱掺杂区28的掺杂浓度。此外，掺杂阱的离子注入工艺也可实施于形成各鳍状结构24之前，其时序点并不加以限制。接着，于各主动区R2内形成至少一栅极结构32，使得各栅极结构32可以同时与多个平行排列的鳍状结构24直接接触，但本实用新型不限于此。根据其他实施例，各主动区内也可以同时设置有多个平行排列的栅极结构。较佳而言，各栅极结构32的设置会如同图4所示。各栅极结构32会包覆住各鳍状结构24的部分区段，且其从下至上至少会包括一栅极介电层(图未式)、一栅极导电层(图未式)以及一上盖层(图未示)，且各栅极结构32的侧壁会被栅极间隙壁(图未示)所覆盖。其中，上述栅极介电层、栅极导电层、以及上盖层的材料可以分别对应至氧化硅、多晶硅/金属材料、以及氮化硅，但不限于此。

仍如图4所示。接着可进行一涂布及光刻制作工艺，以于基板10上形成一图案化掩模层（图未式），例如光致抗蚀剂层，其仅会暴露出各主动区R2内的结构，例如暴露主动区R2内的浅沟槽绝缘层22、各鳍状结构24、及各栅极结构32。继以在图案化掩模层、栅极结构32以及栅极间隙壁的覆盖下，进行一离子注入工艺，以于各栅极结构32的两侧的鳍状结构24内各自形成源/漏极掺杂区34。其中各源/漏极掺杂区34可以被视为是设置于阱掺杂区28内的一重掺杂区，且各源/漏极掺杂区34的导电型会相异于阱掺杂区28及阱连接掺杂区30的导电型。换句话说，本实施例的各源/漏极掺杂区34会具有一第二导电型，例如N型。最后，移除图案化掩模层。

在此需注意的是，根据上述实施例，各鳍状结构24a、24b、24c、24d均会横跨阱连接区R1和主动区R2。然而，根据其他实施例，各鳍状结构位于连接区和主动区间的区段也可以在形成浅沟槽绝缘层之前或之后就被去除，而使得连接区和主动区间不会存在有鳍状结构。

参照图6以及图7，其中图7是沿着图6中剖线B-B’所绘示的剖面示意图。如图6以及图7所示，在移除图案化掩模层后，可进行一沉积制作工艺，以全面形成一层间介电层38于基板10上。继以对层间介电层38施行一平坦化制作工艺，使得层间介电层38完全覆盖住各鳍状结构24以及各栅极结构32。接着，进行一蚀刻制作工艺，以于层间介电层38内形成多个接触洞40，并使得各鳍状结构34的相对应区段暴露出于接触洞40的底部。在后续制作工艺中，暴露出于接触洞40的各鳍状结构34便可以作为供电连接至外部电路的接触区域。

在此需注意的是，由于本实施例公开一前栅极(gate first)制作工艺，因此在形成层间介电层38之后不会置换栅极结构32内的导电材料，但不限于此。本实用新型也可以应用于后栅极(gate last)制作工艺，或称置换金属栅极(replacement metal gate,RMG)制作工艺，以置换栅极结构内的导电材料。举例来说，在形成层间介电层之后，可继以持续研磨此层间介电层，直至暴露出栅极结构的顶部，例如暴露出上盖层。接着至少进行一移除制作工艺以及金属沉积制作工艺，以移除栅极结构内原本的栅极导电层，例如多晶硅，并置换成导电性较佳的金属材料，例如铝、钨或铜等金属，以完成此后栅极制作工艺。

仍如图6以及图7所示。在层间介电层38内形成多个接触洞40之后，接着可于各接触洞40内形成电接触结构42，例如条状接触结构，使其直接接触并覆盖各鳍状结构24的部分区段。本实用新型的一特征在于，位于阱连接区R1内的各电接触结构42除了会覆盖各鳍状结构24的水平鳍状结构26a外，其同时也会覆盖各鳍状结构24的垂直鳍状结构26b，亦即位于阱连接区R1内的各电接触结构42直接覆盖各鳍状结构24a、24b、24c、24d的U型末端。具体来说，位于阱连接区R1内的各电接触结构42可以直接接触水平鳍状结构26a与垂直鳍状结构26b各自相对设置的两侧面80a、80b以及顶面80c，因此增大了整体的接触面积并降低了接触电阻。在这样结构下，若施加一电压于阱连接区R1，电接触结构42与水平/垂直鳍状结构26a、26b间仅会产生较小的压降，因此可以顺利将电压经由阱连接掺杂区30施加至阱掺杂区28。在此需注意的是，电接触结构42由下至上可依序包括阻障层及/或粘着层，例如氮化钛或氮化钽，以及导电层，例如铝、钨或铜等高导电性材料，但不限于此。

本实用新型除了上述第一较佳实施例外，另可包括其他半导体装置结构的变化型。这些变化型的结构以及制作工艺步骤大致类似于上述第一较佳实施例，以下仅就主要差异处加以描述，且相类似的元件与结构可以搭配参照。

如图8和图9所示，图8绘示了本实用新型第一较佳实施例第一变化型的俯视示意图，且图9是沿着图8中剖线C-C’所绘示的剖面示意图。图8所示第一变化型的结构大概对应于图6所示第一较佳实施例的结构，两者的主要差别在于，本第一变化型的半导体装置另包括多个遮蔽结构60，其可以用来防止外延层成长在鳍状结构24的特定区域。其中，一遮蔽结构60会被设置于阱连接区R1内的两电接触结构42间，而二遮蔽结构60会各自直接接触阱连接区R1内的多个鳍状结构24，特别是直接接触多个水平鳍状结构26a，但不限于此。因此，位于阱连接区R1内的各电接触结构42可以覆盖并直接接触相对应的各遮蔽结构60，但不限定于此。根据其他实施例，遮蔽结构也可以被设置于阱连接区与主动区的电接触结构之间，因而与电接触结构互相分离。因此，即便设置了遮蔽结构60，本第一变化型的半导体装置也会由于阱连接区R1内存在垂直鳍状结构26b，降低其接触电阻并缩减了阱连接区R1的尺寸，进而提升了半导体装置的积成度。

具体来说，上述第一变化型遮蔽结构60的结构以及形成的时点实质上会相同于主动区R2内栅极结构32的结构及形成的时点。举例来说，当通过前栅极制作工艺完成半导体装置的栅极结构时，各遮蔽结构60也会包覆住各鳍状结构24的部分区段，且其从下至上至少会包括一介电层62、一导电层64以及一上盖层66，且各遮蔽结构60的侧壁也会被间隙壁68所覆盖。其中，上述介电层、导电层、以及上盖层的材料可以分别对应至上述第一较佳实施例所述的栅极介电层、栅极导电层、以及上盖层，但不限于此。但本实用新型不限于此，其也可以利用后栅极制作工艺制备栅极结构及/或遮蔽结构。

除上述第一变化型之外，本实用新型还包括第一较佳实施例的第二变化型。如图10所示，图10绘示了本实用新型第一较佳实施例第二变化型的俯视示意图。第二变化型的结构和制作工艺步骤大致类似于第一较佳实施例的结构和制作工艺步骤，两者的主要差别在于，本变化型位于右侧主动区R2内的第三鳍状结构24c仅具有两平行排列的水平鳍状结构26a，而不具有垂直鳍状结构26b。其余的第一、第二及第四鳍状结构24a、24b、24d仍具有两平行排列的水平鳍状结构26a以及一垂直鳍状结构26b。因此，位于阱连接区R1右侧的电接触结构42只会直接覆盖和第三鳍状结构24c的两平行排列的水平鳍状结构26a。除了第三鳍状结构24c不具有垂直鳍状结构26b之外，本变化型实施例的结构或制作工艺实质上均类似于第一较佳实施例及上述变化型的图1至图9所示的结构或制作工艺，在此便不再赘述。

除上述第一和第二变化型之外，本实用新型另还包括第一较佳实施例的第三变化型。如图11所示，图11绘示了本实用新型第一较佳实施例第三变化型的俯视示意图。第三变化型的结构和制作工艺步骤大致类似于第一较佳实施例的结构和制作工艺步骤，两者的主要差别在于，本变化型位于阱连接区R1内的同一电接触结构42同时会直接覆盖第一至第四鳍状结构24a、24b、24c、24d的垂直鳍状结构26b。除了电接触结构42会同时覆盖第一至第四鳍状结构24的垂直鳍状结构26b之外，本变化型实施例的结构或制作工艺实质上均类似于第一较佳实施例及上述变化型的图1至图9所示的结构或制作工艺，在此便不再赘述。

在此需注意的是，上述的各变化型也可以根据制作工艺需求而被相互组合。举例来说，可以在阱连接区设置有遮蔽结构的情况下，仅设置一电接触结构于阱连接区内，以同时接触第一至第四鳍状结构的垂直鳍状结构，但不限于此。

为了简洁起见，上述各实施例的水平及垂直鳍状结构26a、26b作为阱连接区R1的接触区域。然而，本实用新型的水平及垂直鳍状结构26a、26b不仅只适用于阱连接区R1，其可均等地被应用于其他适当的区域。举例而言，本实用新型的水平及垂直鳍状结构可以被应用在晶体管元件的源/漏极区域，或是电阻器(resistor)、二极管元件、感光元件(photosensitive device)或双极性晶体管(bipolar junction transistor,BJT)等半导体元件的适当区域中。

综上所述，根据本实用新型的实施例，水平鳍状结构以及垂直鳍状结构均会被设置于半导体装置的阱连接区内。因此位于阱连接区内电接触结构除了会覆盖水平鳍状结构外，其同时也会覆盖垂直鳍状结构，而具有较大的接触面积和较低的接触电阻。在这样结构下，若施加一电压于阱连接区，电接触结构与水平/垂直鳍状结构间仅会产生较小的压降，因此可以顺利将电压经由阱连接掺杂区施加至阱掺杂区，进而增进了半导体装置的效能。

Claims (18)

1.一种半导体装置，其特征在于，该半导体装置包括：

基板，定义有一第一区域以及一第二区域；

第一鳍状结构，设置于该基板上，该第一鳍状结构包括至少一沿着一第一方向延伸的水平鳍状结构，以及一沿着一第二方向延伸的垂直鳍状结构，其中该水平鳍状结构的部分区段以及该垂直鳍状结构被设置于该第一区域内；

电接触结构，直接覆盖该第一区域内的该至少一水平鳍状结构以及该垂直鳍状结构；以及

栅极结构，设置于该基板上，该栅极结构部分重叠于该第二区域内该至少一水平鳍状结构。

2.如权利要求1所述的半导体装置，其特征在于，该第一方向垂直该第二方向。

3.如权利要求1所述的半导体装置，其特征在于，该第一鳍状结构为一环状结构。

4.如权利要求1所述的半导体装置，其特征在于，该第一鳍状结构为一具有开口的环状结构。

5.如权利要求1所述的半导体装置，其特征在于，该第一鳍状结构包括另一沿着该第一方向延伸的水平鳍状结构，其中该电接触结构会直接接触该第一区域内的该些水平鳍状结构以及该垂直鳍状结构。

6.如权利要求1所述的半导体装置，其特征在于，该水平鳍状结构与该垂直鳍状结构各自具有相对设置的两侧面，且该电接触结构会直接接触该些侧面。

7.如权利要求1所述的半导体装置，其特征在于，该第一区域为一阱连接区，该第二区域为一主动区。

8.如权利要求7所述的半导体装置，其特征在于，该半导体装置另包括一具有第一导电型的阱连接掺杂区，设置于该阱连接区内。

9.如权利要求7所述的半导体装置，其特征在于，该半导体装置另包括一具有第二导电型的源/漏极掺杂区，设置于该主动区内。

10.如权利要求9所述的半导体装置，其特征在于，该源/漏极掺杂区设置于该水平鳍状结构内且位于该栅极结构的一侧。

11.如权利要求1所述的半导体装置，其特征在于，该半导体装置另包含一阱连接掺杂区以及一源/漏极掺杂区，分别设置于该第一区域内以及该第二区域内，其中该阱连接掺杂区具有一第一导电型，该源/漏极掺杂区具有一第二导电型，且该第一导电型相异于该第二导电型。

12.如权利要求1所述的半导体装置，其特征在于，该半导体装置另包含一遮蔽结构，覆盖住该水平鳍状结构的部分区段，其中该电接触结构会覆盖部分该遮蔽结构。

13.如权利要求1所述的半导体装置，其特征在于，该半导体装置另包含：

第二鳍状结构，设置于该基板上，该第二鳍状结构包括至少一沿着该第一方向延伸的水平鳍状结构，以及一沿着该第二方向延伸的垂直鳍状结构，其中该些水平鳍状结构的部分区段以及该些垂直鳍状结构均被设置于该第一区域内。

14.如权利要求13所述的半导体装置，其特征在于，该第一方向垂直该第二方向。

15.如权利要求13所述的半导体装置，其特征在于，该电接触结构会直接接触该些水平鳍状结构以及该些垂直鳍状结构。

16.如权利要求13所述的半导体装置，其特征在于，该水平鳍状结构与该垂直鳍状结构各自具有相对设置的两侧面，且该电接触结构会直接接触该些侧面。

17.如权利要求16所述的半导体装置，其特征在于，该半导体装置另包含一阱连接掺杂区以及一源/漏极掺杂区，分别设置于该第一区域内以及该第二区域内，其中该源/漏极掺杂区设置于至少一该些水平鳍状结构内且位于该栅极结构的一侧。

18.如权利要求17所述的半导体装置，其特征在于，该阱连接掺杂区具有第一导电型，该源/漏极掺杂区具有第二导电型，且该第一导电型相异于该第二导电型。

Images