CN202979005U - 基于fpga的可实现干扰抵消与基站锁定的*** - Google Patents

Abstract

本实用新型公开了一种基于FPGA的可实现干扰抵消与基站锁定的***，包括：第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，第二下变频器的输出端与模数转换器连接；模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，第二FPGA的输出端分别连接有第一DAC、第二DAC及串行数模转换器；第一DAC的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，第二DAC的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，串行数模转换器的输出端连接有压控晶振。本实用新型实现方式简单、成本低、可兼容多种***制式，可广泛应用于通信行业中。

Description

基于FPGA的可实现干扰抵消与基站锁定的***

技术领域

本实用新型涉及一种实现基站锁定的***，特别是基于FPGA的可实现干扰抵消与基站锁定的***。

背景技术

在数字无线直放站中，由于不能对接收信号进行筛选而同时放大所有接收信号，会导致可能出现导频污染，因此在通讯过程中，需要采用基站锁定技术进行基站锁定。现有的方案主要是将上下行信号分开不同模块平台处理，且对应CDMA2000、WCDMA、TD-SCDMA等不同制式***的直放站，需要开发不同的基站锁定***，生成成本高。

实用新型内容

为了解决上述的技术问题，本实用新型提供了一种低成本的、可兼容多种***制式的直放站的基于FPGA的可实现干扰抵消与基站锁定的***。

本实用新型解决其技术问题所采用的技术方案是：

基于FPGA的可实现干扰抵消与基站锁定的***，包括：

第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一FPGA及第二FPGA，所述第一低噪声放大器的输入端接下行输入信号，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；

所述第二低噪声放大器的输入端接上行输入信号，所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接；

所述模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，所述第二FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；

所述第一数模转换器的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。

进一步，还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二IQ调制器连接。

进一步，还包括CPU，所述CPU的输出端分别与模数转换器、第一FPGA、第二FPGA、第一数模转换器及第二数模转换器连接。

进一步，所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。

进一步，所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。

本实用新型的有益效果是：本实用新型的基于FPGA的可实现干扰抵消与基站锁定的***，可实现干扰抵消与基站锁定功能，同时可解决因基站选址而导致的导频污染问题，同时本***可兼容处理上行信号及下行信号，实现方式简单，减低了生产成本，而且只要改变本***中的滤波器，即可兼容多种***制式。

附图说明

下面结合附图和实施例对本实用新型作进一步说明。

图1是本实用新型的基于FPGA的可实现干扰抵消与基站锁定的***的结构框图；

图2是本实用新型基于FPGA的可实现干扰抵消与基站锁定的***的的实施例的结构框图；

图3是本实用新型的基于FPGA的可实现干扰抵消与基站锁定的***进行频偏估算过程时使用的分层相关器结构；

图4是本实用新型的基于FPGA的可实现干扰抵消与基站锁定的***进行频偏校正过程时采用非连续组合方案计算时隙头的方法示意图；

图5是频偏校正过程中在两个连续的部分相关值间的相位变化示意图；

图6是频偏校正过程中采用时隙内查分组合方案计算时隙头的方法示意图；

图7是频偏校正过程中进行频偏细调的方法示意图。

具体实施方式

为了便于下文的描述，首先给出以下名词解释：

ADC（Analog-to-Digital Converter）：模数转换器；

DAC（Digital-to-Analog Converter）：数模转换器；

DDC（Digital down converter）：数字下变频器；

DUC（Digital Up Converter）：数字上变频器；

LNA（Low-Noise Amplifier）：低噪声放大器；

PA（Power Amplifier）：功率放大器；

AGC（Automatic Gain Control）：自动增益控制；

FPGA（Field Programmable Gate Array）：现场可编程门阵列；

ICS（Interference Cancellation System）：干扰抵消***；

IQ（IN phase Orthogonal）：同相正交；

CPU（Central Processing Unit）：中央处理器；

ARM7：英国ARM公司设计的主流嵌入式处理器，内核是0.9MIPS/MHz的三级流水线和冯·诺伊曼结构。

在附图中，为了让图片更为简洁，对低噪声放大器、自动增益控制电路、数模转换器及功率放大器，分别采用相应的简称LNA、AGC电路、DAC及PA表示。

参照图1，本实用新型提供了一种基于FPGA的可实现干扰抵消与基站锁定的***，包括：第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一FPGA及第二FPGA，所述第一低噪声放大器的输入端接下行输入信号，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；

所述第二低噪声放大器的输入端接上行输入信号，所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接；

所述模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，所述第二FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；

所述第一数模转换器的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。

这里使用了两个FPGA协同处理，完成干扰抵消及基站锁定等处理，两个FPGA之间存在81条数据线，在协同处理过程中通过此81条数据线进行处理数据的相互传递，进而实现FPGA资源的分配。

图1中，DL_in指下行输入信号，UL_in指上行输入信号，DL_out指下行输出信号，UL_out指上行输出信号。

进一步作为优选的实施方式，参照图2，还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二IQ调制器连接。

进一步作为优选的实施方式，还包括CPU，所述CPU的输出端分别与模数转换器、第一FPGA、第二FPGA、第一数模转换器及第二数模转换器连接。

进一步作为优选的实施方式，所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。

进一步作为优选的实施方式，所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。

优选的，所述CPU采用ARM7处理器。

本实用新型的基于FPGA的可实现干扰抵消与基站锁定的***的工作方法，包括：

上行信号处理流程：

S11、接收上行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到上行数字输入信号；

S12、对上行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再进行数字上变频，得到上行中频信号；

S13、对上行中频信号依次进行数模转换及IQ调制处理后，得到正交的上行模拟信号；

S14、将上行模拟信号依次进行滤波及功率放大处理后发送出去；

以及下行信号处理流程：

S21、接收下行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到下行数字输入信号；

S22、对下行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再依次进行基站锁定处理及数字上变频，得到下行中频信号；

S23、对下行中频信号依次进行数模转换及IQ调制处理后，得到正交的下行模拟信号；

S24、将下行模拟信号依次进行滤波及功率放大处理后发送出去；

进一步作为优选的实施方式，所述步骤S11，其具体为：

接收上行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到上行数字输入信号；

所述步骤S14，其具体为：

将上行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。

进一步作为优选的实施方式，所述步骤S21，其具体为：

接收下行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到下行数字输入信号；

所述步骤S24，其具体为：

将下行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。

进一步作为优选的实施方式，所述步骤S22中所述基站锁定处理，包括频偏校正过程、小区同步过程及导频抵消流过程；

所述频偏校正过程包括：

S221、进行频偏估计，计算出频偏量，并将频偏量发送到串行DAC；

S222、串行DAC将该频偏量转化为电压调整值，并将该电压调整值发送到压控晶振；

S223、压控晶振接收所述电压调整值并根据该电压调整值进行频率调整，完成频偏校正。

进一步作为优选的实施方式，所述步骤S221中所述频偏估计，采用以下公式：

$f=\frac{1}{k}\arg \left\{z\right\}$

其中，f为频偏估计值，k为移位寄存器长度，Z为相关值。

***频偏的大小不仅仅影响到了小区同步的稳定，同时也影响着导频抵消的实现。本***采用的压控晶振为带压控引脚的晶振，当有电压值作用于压控引脚时，晶振将根据该电压值改变***频率，即进行频率调整，从而完成频偏校正。

频偏校正是利用接收信号，这里指下行输入信号，与本地主同步码和本地扰码的相关性，提取出频偏的信息，从而改变***晶振的频率，减少频偏。

针对不同***制式的信号，如WCDMA、CDMA200以及GSM信号等，频偏估计方法也稍有差异，这里提供WCDMA信号的频偏估计方法：

首先，进行频率粗调，使用与主同步码的相关运算，假设接收信号为r[i]，采样时刻为t=iT_c，T_c为WCDMA的码片长度，r[i]可以表示为：

$r\left[i\right]=\sqrt{P\left[i\right]/2}\mathrm{\α}\left[i\right]e^{\mathrm{j\θ}\left[i\right]}\mathrm{Cpsch}[i-k]+n\left[i\right]$

其中，P[i]是主同步码的功率，α[i]是由于信道衰落产生的增益变化，θ[i]是由于信道和压控晶振之间的频率差而产生的相位畸变，Cpsch[i]为减小匹配滤波器复杂度而设计的主同步码，kT_c是由于信道和接收滤波器产生的延时，n[i]包括小区内干扰，小区间干扰和终端噪声。

主同步码只在一帧10个时隙中的第一个时隙中传输，P[i]可以以2560为周期，其表达式为：

$P\left[i\right]=\left\{\begin{array}{c}P,0\&le;i<256\\ \mathrm{0,258}\&le;i<2560\end{array}\right.$

主同步码可由两部分长度为16位的码X₁，X₂生成：

Cpsch[i]＝(1+j)X₁[i(div)16]X₂[i(mod)16]

其中，X₁为

X₁=[1,1,1,-1,-1,1,-1,-1,1,1,1,-1,1,-1,1,1]

X₂为

X₂=[1,1,1,1,1,1,-1,-1,1,-1,1,-1,1,-1,-1,1]

i(div)16和i(mod)16分别为i/16的商和余数。

参照图3，图3为运算过程中使用的分层相关器结构，当压控晶振的不稳定性达到10ppm时，使用64码片进行相关运算是最恰当的。

a_k,j[i]中j＝0，1，2，3，表示对应第k个时隙的第j个部分相关值。

$a_{k,j}\left[i\right]=\frac{1}{64}{\mathrm{\&Sigma;}}_{l=64j}^{64(j+1)-1}r[i+1]X_1\left[l\left(\mathrm{div}\right)16\right]X_2\left[l\left(\mathrm{mod}\right)16\right]+\mathrm{\&eta;}\left[i\right]$

其中η[i]是n[i]和Cpsch[i]相关运算产生的干扰项。为了可靠地检测到时隙头，a_kj[i]应该在多个时隙上累加。

参照图4，图中为采用非连续组合方案计算时隙头的方法图，Ns个时隙上的输出Znon[i]可表示为：

$\mathrm{Znon}\left[i\right]={\mathrm{\&Sigma;}}_{k=0}^{\mathrm{Ns}-1}{\mathrm{\&Sigma;}}_{j=0}^3{\left|\right|a_{k,j}\left[i\right]\left|\right|}^2$

当有一个初始化频偏时，在两个连续的部分相关值间的相位变化和频偏的关系可参照图5所示。

参照图6，图6为采用时隙内查分组合方案计算时隙头的方法，Ns个时隙上的输出为Zdiff[i]可表示为：

$\mathrm{Zdiff}\left[i\right]={\mathrm{\&Sigma;}}_{k=0}^{\mathrm{Ns}-1}{\mathrm{\&Sigma;}}_{j=0}^2{a}_{k,j}^{*}\left[i\right]\&CenterDot;a_{k,j+1}\left[i\right]$

根据图5，频偏估计值为

$f_0=\frac{1}{64T_c}\arg \left\{Z_{\mathrm{diff}}\right[i_{\mathrm{MAX}}\left]\right\}$

其中i_MAX为图4中方法所检测到的最大值，即时隙头，计算出Z_diff[i_MAX]后，根据cordic算法计算出频偏的大小：

$\left\{\begin{array}{c}{x}_{k+1}=x_k-{\mathrm{\&delta;}}_k{y}_k{2}^{-k}\\ y_{k+1}=y_k+{\mathrm{\&delta;}}_k{x}_k{2}^{-k}\\ z_{k+1}=z_k-{\mathrm{\&delta;}}_k{\mathrm{\&epsiv;}}_k\end{array}\right.$

其中，ε_k=tan^-12^-k，k≥0， ${\mathrm{\&delta;}}_k=\left\{\begin{array}{c}1,y_k<0\\ -1,y_k>0\end{array}\right..$

其中，x₀，y₀是原始输入信号，z₀=0，经过n次迭代，结果为：

z_n+1≈tan^-1(y₀/x₀)

扰码识别后，进行频偏的细调。

扰码被定义为

Sdl,n(i)=Zn(i)+j Zn((i+131072)mod(218-1))，i=0,1，…,38399

其中，

zn(i)=x((i+n)mod(218-1))+y(i)mod2，i=0，…,218-2

x(i+18)=x(i+7)+x(i)mod2，i=0,…,218-20

初始值x(0)=1，x(1)=x(2)=...=x(16)=x(17)=0。

y(0)=y(1)=…=y(16)=y(17)=1

计算相关值时，设进入的数据为d，则d可以表示为

d[i]＝data[i]S_dl，n[i]e^jθ[i]

其中data[i]为未经加扰的基带数据，S_dl,n[i]是用于加扰的扰码，θ[i]是由于信道和压控晶振的频率差而产生相位的畸变。

参照图7中的频偏细调的运算方法，可以计算出相关值Z，其表达式为：

$Z={\mathrm{\&Sigma;}}_{i=1}^{N}d\left[i\right]S_{\mathrm{dl},n}^{\&prime;}\left[i\right]d{[i-k]}^{*}{S}_{\mathrm{dl},n}^{\&prime;}{[i-k]}^{*}$

其中N为累加次数，N值越大频偏估计越精确，k为移位寄存器长度，k越大频偏估计越精确，S′_dl,n[i]为本地生成扰码，扰码号与d[i]的扰码一样。图7中a1[i]，a1[i-k]及a2[i]为处理过程中产生的中间信号。

因此，频偏估计值为：

$f=\frac{1}{k}\arg \left\{z\right\}$

计算出频偏估计值后，即可对压控晶振进行细调。

频偏估计是为了将***的频率调整到与基站的频率一致，这样，信号处理过程可以更准确。

本实用新型的基于FPGA的可实现干扰抵消与基站锁定的***是应用在直放站上的，对于CDMA2000的基站锁定处理，其实现流程包括频偏估计过程，小区同步过程，导频抵消过程，直放站接收到的信号，包括了多个不同基站的信号。在***FPGA程序内部有一个导频发生器，可以产生与输入信号相对应的导频信号。我们首先根据接收的信号做小区搜索，找到当地的所有小区（假设为3个）。CDMA2000小区是依据其导频PN序列的偏置值来区分的。小区搜索主要通过匹配滤波器实现，根据1X导频信道的结构设计匹配滤波器，获取导频相关峰，根据CDMA20001x解调输出计算得出当前小区导频PN序列的偏置值。

根据搜索出的小区，我们再生成相应的导频序列，选取2个需要抑制的小区导频序列和接收信号一起进行信道估计。我们将得出的本地导频发生器信号进行信道的估计，求出信道的冲击响应出，再经过估计到的信道冲击响应模拟出从输入信号中要被抑制的导频信号；然后接收信号同相减，得出差值，它的作用是不断的调整信道冲击响应的抽头系数，令更加接近真实的信道。同时，也是经过导频抑制的信号，再由天线发射出去。

以上是对本实用新型的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可作出种种的等同变形或替换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。

Claims (5)

1.基于FPGA的可实现干扰抵消与基站锁定的***，其特征在于，包括：第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一FPGA及第二FPGA，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；

所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接；

所述模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，所述第二FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；

所述第一数模转换器的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。

2.根据权利要求1所述的基于FPGA的可实现干扰抵消与基站锁定的***，其特征在于：还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二IQ调制器连接。

3.根据权利要求2所述的基于FPGA的可实现干扰抵消与基站锁定的***，其特征在于：还包括CPU，所述CPU的输出端分别与模数转换器、第一FPGA、第二FPGA、第一数模转换器及第二数模转换器连接。

4.根据权利要求3所述的基于FPGA的可实现干扰抵消与基站锁定的***，其特征在于：所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。

5.根据权利要求4所述的基于FPGA的可实现干扰抵消与基站锁定的***，其特征在于：所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。

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