CN202750070U - 一种td-lte综测仪的多环合成本振装置 - Google Patents
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Abstract
本实用新型涉及一种TD-LTE综测仪的多环合成本振装置，包括FPGA控制器，其输出端分别与直接数字合成电路、偏置环电路的输入端相连，直接数字合成电路、DAC预置电路以及偏置环电路的输出端均与主环电路的输入端相连，主环电路采用第一压控振荡器VCO，偏置环电路采用第二压控振荡器VCO。本实用新型根据TD-LTE终端射频一致性测试设备的要求，利用主环电路和偏置环电路组成多环结构，且该多环结构采用成本较低的压控振荡器VCO，在保证高纯、高分辨率、低成本的同时，保证了TD-LTE综测仪的射频设计指标满足3GPP要求。此外，该装置也可借鉴于其他的频率合成场合，具有较强的通用性。
Description
技术领域
本实用新型涉及TD-LTE终端射频一致性测试应用领域，尤其是一种TD-LTE综测仪的多环合成本振装置。
背景技术
在对移动通信基站和终端产品的各种检测和验证中，射频一致性测试是其中最关键的一环。3GPP TS36.521/TS36.141定义了TD-LTE基站和终端的全部测试用例，要求TD-LTE终端射频一致性测试设备输出频率分辨率1Hz；输出误差矢量幅度EVM（error vector magnitude）小于3%；接收机中EVM测量精度优于±1%。这几项指标均依赖于高性能的合成本振装置，其高分辨率确保了1Hz频率分辨率，其高纯度保证了接收的信号变频到中频时信噪比保持不变，保证发射的LTE信号的信噪比远远高于被测设备，使接收和发射设备本身的EVM和误码率指标远高于3GPP要求。
合成本振装置的相位噪声是制约发射机和接收机的关键性指标，也是衡量一个研制单位、一台仪器的水平与档次的重要标志之一。在TD-LTE综测仪中，合成本振装置的相位噪声指标直接影响EVM、误码率等测试结果，合成本振装置的分辨率决定了信号接收和发射的频率分辨率。目前现有的具有较高相噪指标的合成本振装置均采用基于YTO（YIG Tuning Oscillator），即YIG调谐振荡器，其中， YIG （Yttrium Iron Garnet）是指钇铁石榴石，此方案设计复杂，成本较高；此外，用VCO（压控振荡器）设计的合成本振装置大多用于低端、经济型的产品中。如何用经济型的VCO设计出高性能的本振，拥有较高的相噪指标，对于既注重高指标又注重低成本的综测仪来说已迫在眉睫。
实用新型内容
本实用新型的目的在于提供一种低成本、具有较高相位噪声指标的TD-LTE综测仪的多环合成本振装置。
为实现上述目的，本实用新型采用了以下技术方案：一种TD-LTE综测仪的多环合成本振装置，包括FPGA控制器，其输出端分别与直接数字合成电路、偏置环电路的输入端相连，直接数字合成电路、DAC预置电路以及偏置环电路的输出端均与主环电路的输入端相连，主环电路采用第一压控振荡器VCO，偏置环电路采用第二压控振荡器VCO。
由上述技术方案可知，本实用新型根据TD-LTE终端射频一致性测试设备的要求，利用主环电路和偏置环电路组成多环结构，且该多环结构采用成本较低的压控振荡器VCO，在保证高纯、高分辨率、低成本的同时，保证了TD-LTE综测仪的射频设计指标满足3GPP要求。此外，该装置也可借鉴于其他的频率合成场合，具有较强的通用性。
附图说明
图1为本实用新型的***原理框图。
图2为本实用新型偏离载波1kHz时，相位噪声测量结果示意图。
图3为本实用新型偏离载波10kHz时，相位噪声测量结果示意图。
具体实施方式
一种TD-LTE综测仪的多环合成本振装置，包括FPGA控制器1，其输出端分别与直接数字合成电路2、偏置环电路3的输入端相连，直接数字合成电路2、DAC预置电路5以及偏置环电路3的输出端均与主环电路4的输入端相连，主环电路4采用第一压控振荡器VCO，偏置环电路3采用第二压控振荡器VCO，如图1所示，FPGA控制器1完成整个装置的逻辑控制，如图1所示。
如图1所示，所述的直接数字合成电路2包括相位累加器，其输入端与FPGA控制器1的输出端相连，其输出端与D/A转换器的输入端相连，D/A转换器的输出端与主环电路4的输入端相连，直接数字合成电路2实现整个本振的小数分频，保证实现较高的频率分辨率（1Hz）。所述的FPGA控制器1的输出端与DAC预置电路5的输入端相连，DAC预置电路5的输出端与主环电路4的第一压控振荡器VCO的输入端相连。DAC预置电路5给主环电路4以精细的预置来确保主环电路4快速锁定并避免产生错锁，所述的DAC预置电路5为D/A转换器。
如图1所示，所述的主环电路4包括第一鉴相器，其输入端与直接数字合成电路2的输出端相连，其输出端通过第一低通滤波器与第一压控振荡器VCO的输入端相连，所述的第一压控振荡器VCO输出的本振频率范围为1.6～3.2GHz，第一压控振荡器VCO的输出端与第一功分匹配电路的输入端相连，第一功分匹配电路的输出端与混频电路的输入端相连，混频电路的输出端与中频放大电路的输入端相连，中频放大电路的输出端与固定分频器的输入端相连，固定分频器的输出端与鉴相器的输入端相连。混频电路是主环电路4和偏置环电路3的结合点，实现频率搬移，保证相噪指标的无恶化平移，从而避免了倍频带来的相噪大幅度恶化。中频放大电路调整混频输出到一个合适的幅度以利于固定分频器的可靠工作。主环电路4是建立在偏置环电路3降低了频率的基础上，利用多阶环路参数的拟合，调试出理想的相噪指标性能。所述的第一低通滤波器由一个无源二阶宽带低通滤波器和一个有源二阶滤波器级联而成，利用无源二阶宽带低通滤波器保证10kHz～100kHz处的相噪,利用有源二阶滤波器的窄带特性保证近端1kHz处的相噪指标。
如图1所示，所述的偏置环电路3包括集成鉴相器，其输入端与FPGA控制器1的输出端相连，其输出端通过第二低通滤波器与第二压控振荡器VCO的输入端相连，所述的第二压控振荡器VCO输出的本振频率范围为1.4～3GHz，第二压控振荡器VCO的输出端与第二功分匹配电路的输入端相连，第二功分匹配电路的输出端分别与主环电路4的混频电路、2分频器的输入端相连，2分频器的输出端与集成鉴相器的输入端相连。所述的集成鉴相器包括第一、二分频器，第一分频器的输入端接100MHZ信号，第二分频器的输入端与FPGA控制器1的输出端相连，第一、二分频器的输出端均与第二鉴相器的输入端相连，第二鉴相器通过电荷泵与低通滤波器的输入端相连。偏置环电路3为主环电路4提供1.4GHz～3.0GHz的偏置频率,实现主频率的整体偏移，对提高整个本振的相噪起到至关重要的作用。偏置环电路3的指标依赖于高参考、整数分频等因素来保证。
以下结合图1、2、3对本实用新型作进一步的说明。
本装置利用直接数字频率合成技术实现小数分频，保证本振输出频率具有较高的频率分辨率。直接数字合成电路2是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、正弦查找表（ROM）、D/A转换器和低通滤波器构成。在参考时钟的驱动下，相位累加器对频率控制字进行线性累加，得到的相位码对查找表寻址，使之输出相应的幅度码，经过D/A转换器得到相应的阶梯波，最后使用低通滤波器对其进行平滑，得到所需频率的平滑、连续的波形。
本装置利用10位D/A转换器，其相位累加器位数 (即频率分辨率)为32位。根据直接数字合成公式
上式中“FTW”表示DDS频率控制字，“fDDS”表示DDS输出频率，N表示DDS频率控制字的位长，这里等于32，“fr”表示DDS参考时钟，本装置由外部提供100MHz参考频率作为的参考时钟。根据上面的公式，只要给出期望的输出频率，即可以计算出频率控制字FTW,由FPGA控制器1通过并行送数，实现频率输出。
由DDS的输出频率作为主环路鉴相的参考频率。根据公式（1）可以计算出DDS输出频率的分辨率是0.023Hz, 因为
，所以主环输出频率的分辨率是0.23Hz，满足频率分辨率为1Hz的要求。本装置要求DDS的输出频率满足下式：
偏置环电路3为主环电路4提供1.4GHz～3.0GHz的偏置频率,实现主频率的整体搬移，减小主环电路4由于倍频效应带来的相噪恶化。同时偏置环电路3相噪对提高整个本振的相噪起到至关重要的作用。主环电路4的相噪指标是建立在偏置环电路3的基础之上的，如果设计的主环电路4要求的单边带相位噪声为-100dBc/Hz10kHz，偏置环电路3单边带相位噪声应满足＜-106dBc/Hz10kHz。为了满足偏置环电路3的相噪指标，本装置选用集成低相噪频率合成器作为偏置环3的前置分频器和鉴相器。由于集成低相噪频率合成器工作频率上限是2.8GHz，而偏置环电路3输出1.4GHz～3.0GHz的频率，所以在偏置环电路3***2分频器，使集成低相噪频率合成器的输入频率低于2.8GHz。偏置环电路3输出频率
，其中N是FPGA控制器1送的整数分频数。
直接数字合成电路2输出信号和偏置环电路3的输出都进入主环电路4，主环电路4提供1.6～3.2GHz的输出频率，混频电路是主环电路4和偏置环电路3的结合点，实现频率搬移，保证相噪指标的平移从而避免了倍频带来的相噪恶化。
主环电路4是建立在偏置环3电路降低了频率的基础上。如果没有偏置环电路3，主环电路4由于倍频效应相噪将恶化20log（3200/100）=30dBc/Hz，增加偏置环电路3后主环电路4由于倍频效应相噪将恶化20log10=20dBc/Hz。因此利用偏置环电路3混频实现频率搬移，保证相噪指标的平移，减小由于倍频效应带来的相噪恶化（优化了10dB），由于环路滤波器采用级联的方式滤除高频分量和由鉴相器引入的杂散、谐波等噪声信号，所以使本装置最终输出的频率具有极低的相位噪声。
另外，为了实现主环电路4的快速锁定并避免产生错锁，增加了DAC预置电路5，DAC预置电路5提供的预置电压可以准确地将第一压控振荡器VCO的振荡频率预置到指定频点附近，减小控制电压的积分时间，能够确保环路快速锁定并避免产生错锁。
利用高性能的频谱分析仪对本装置的输出频率进行单边带相位噪声测试，选择输出频率2.825GHz，该点接近高端，如果选低端的输出频率点，测试指标会更好。图2是测量偏离载波1kHz时的相噪，把频谱仪的扫描跨度SPAN设置为5kHz，选择频谱仪直接读取偏离载波1kHz时的相噪值，看到频谱仪右上角显示的测量值为偏离载波（X）1kHz，相噪测量值（Y）为-107.15dBc/Hz。
图3是测量偏离载波10kHz时的相噪，把频谱仪的扫描跨度SPAN设置为50kHz，选择频谱仪直接读取偏离载波10kHz时的相噪值，看到频谱仪右上角显示的测量值为偏离载波（X）10kHz，相噪测量值（Y）为-104.03dBc/Hz。
由图2、图3所示测试结果可知，本装置满足TD-LTE综测仪本振的指标要求。
Claims (8)
1.一种TD-LTE综测仪的多环合成本振装置，其特征在于：包括FPGA控制器（1），其输出端分别与直接数字合成电路（2）、偏置环电路（3）的输入端相连，直接数字合成电路（2）、DAC预置电路（5）以及偏置环电路（3）的输出端均与主环电路（4）的输入端相连，主环电路（4）采用第一压控振荡器VCO，偏置环电路（3）采用第二压控振荡器VCO。
2.根据权利要求1所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的直接数字合成电路（2）包括相位累加器，其输入端与FPGA控制器（1）的输出端相连，其输出端与D/A转换器的输入端相连，D/A转换器的输出端与主环电路（4）的输入端相连。
3.根据权利要求1所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的主环电路（4）包括第一鉴相器，其输入端与直接数字合成电路（2）的输出端相连，其输出端通过第一低通滤波器与第一压控振荡器VCO的输入端相连，第一压控振荡器VCO的输出端与第一功分匹配电路的输入端相连，第一功分匹配电路的输出端与混频电路的输入端相连，混频电路的输出端与中频放大电路的输入端相连，中频放大电路的输出端与固定分频器的输入端相连，固定分频器的输出端与鉴相器的输入端相连。
4.根据权利要求3所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的偏置环电路（3）包括集成鉴相器，其输入端与FPGA控制器（1）的输出端相连，其输出端通过第二低通滤波器与第二压控振荡器VCO的输入端相连，第二压控振荡器VCO的输出端与第二功分匹配电路的输入端相连，第二功分匹配电路的输出端分别与主环电路（4）的混频电路、二分频器的输入端相连，二分频器的输出端与集成鉴相器的输入端相连。
5.根据权利要求3所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的FPGA控制器（1）的输出端与DAC预置电路（5）的输入端相连，DAC预置电路（5）的输出端与主环电路（4）的第一压控振荡器VCO的输入端相连,所述的DAC预置电路（5）为D/A转换器。
6.根据权利要求4所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的集成鉴相器包括第一、二分频器，第一分频器的输入端接100MHZ信号，第二分频器的输入端与FPGA控制器（1）的输出端相连，第一、二分频器的输出端均与第二鉴相器的输入端相连，第二鉴相器通过电荷泵与低通滤波器的输入端相连。
7.根据权利要求3所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的第一压控振荡器VCO输出的本振频率范围为1.6～3.2GHz，所述的第一低通滤波器由一个无源二阶宽带低通滤波器和一个有源二阶滤波器级联而成。
8.根据权利要求4所述的TD-LTE综测仪的多环合成本振装置，其特征在于：所述的第二压控振荡器VCO输出的本振频率范围为1.4～3GHz。
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