CN202748784U - 一种3取2或2取2控制***中的16位多总线电路 - Google Patents
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Abstract
本实用新型公开一种3取2或2取2控制***中的16位多总线电路，其特征在于该***包括三个主模块和一个总线仲裁申请/释放电路，每个主模块均包含独立的中央处理器、可编程逻辑器件、存储器和总线对外接口；每个主模块中的可编程逻辑器件均分别与该主模块中的中央处理器、存储器和总线对外接口电连接；三个主模块中的可编程逻辑器件分别与所述总线仲裁申请/释放电路电连接。本实用新型在同级处理器的状况下，大大提高了***的工作效率和运行速度，减少设备损耗，延长设备使用寿命，并可有效防止错误命令发送。
Description
技术领域
本实用新型涉及控制***中多总线的切换选择，具体为一种3取2或2取2控制***中的16位多总线电路。该电路用于在一个控制***中，通过主模块自带的可编程逻辑器件和总线申请/仲裁电路处理总线控制请求信号，决定当前起作用的主设备。
背景技术
运用多总线可方便地设计成多种微处理机***，实现分布处理、多重处理和并行处理。它与其它总线相比,具有应用面广、功能齐全、布线合理、适应性强等优点,可提高微机***信息传送的速率和效率，因此已成为微处理机***设计中广泛使用的一种工业标准总线。
3取2或2取2控制***是一种将多个主设备连接到总线以构成多处理配置的控制***，这些主设备可共享总线资源。但有些多主设备控制***通过判断自身标识信息和其他主设备的对应标识信息来确定自身的优先级，适应性差，缺乏灵活性。
传统的控制***中，外部设备与中央处理器之间的信息交换，全部由中央处理器完成，客观上降低了中央处理器的工作效率。一般来说，外设工作时要求中央处理器干预越少越好，中央处理器干预越少，这个设备的中央处理器占用率就越低，说明设备的智能化程度就越高。多总线标准在中央处理器与主存储器之间、中央处理器与外部设备之间、主存储器与外部设备之间分别设置了总线，从而提高了微机***信息传送的速率和效率。中国专利“支持多总线多类型存储器的内存仲裁实现***和方法”（申请号200710063553.1）公开了一种支持多总线多类型存储器的内存仲裁***的实现方法。该方案设计虽然严谨，但相对繁琐，信号产生和处理时间相对增加，从而使整个***的工作效率受到影响。
另外，随着现代工业中对微机计算量要求的提高和微机处理在现在工业中所占的比重，面临的挑战是，必须保证控制***中电子设备的寿命与整套设备的寿命相匹配，以及整个控制***的工作稳定性和可靠性，这样才能避免由于设备淘汰和技术过期而产生的不必要的工作。
实用新型内容
针对现有技术的不足，本实用新型拟解决的技术问题是，提供一种3取2或2取2控制***中的16位多总线电路，该多总线电路旨在避免在任务量繁重的控制***中，由于某一主模块发生故障而引发的一系列错误的指令。这种设定优先级的方法在包含至少2个主设备的智能弹性架构***，可以有效地避免控制***中出现的多Active设备冲突，另外，多个主设备可以互相交换信息，低优先级的主设备可以利用高优先级的主设备传递的关于访问从设备的信息和信号的有效信息直接访问该从设备，并继续对其进行操作，提高了设备处理速度；高优先级的主设备也可以获取低优先级主设备访问从设备的信息，不同的主设备对于从设备的访问的对比可以确保从设备运行的正确性；多个主设备还可以互相备份，增强可靠性。
本实用新型解决所述技术问题的技术解决方案是：设计一种3取2或2取2控制***中的16位多总线电路，其特征在于该***包括三个主模块和一个总线仲裁申请/释放电路，每个主模块均包含独立的中央处理器、可编程逻辑器件、存储器和总线对外接口；每个主模块中的可编程逻辑器件均分别与该主模块中的中央处理器、存储器和总线对外接口电连接；三个主模块中的可编程逻辑器件分别与所述总线仲裁申请/释放电路电连接。
与现有技术相比，本实用新型所述的多总线电路基于可编程逻辑器件的高速、高集成度、编程灵活等优点，设计了通过主设备自带可编程逻辑器件对多总线仲裁信号进行控制的技术方案，采用多总线的并行优先级技术，并对其进行了优化设计。并行优先级技术采用了一种固定的优先级结构或者由某一其他分配机制（例如序列式）来确定下一主设备的技术方案设计；本实用新型引入主模块自带的可编程逻辑器件组成总线仲裁申请/释放电路，提高了控制***的灵活性，使优先级结构跳出固定模式，使用者可根据使用情况，针对固有的板卡特性，可调整出最优的优先级方式。这种工作方式在同级处理器的状况下，大大提高了***的工作效率和运行速度，减少设备损耗，延长设备使用寿命；另外，当外部设备通过总线向处理器输送信息时，可实现多处理器同时针对信息做出判断，若判断结果一致，可进行下步操作；判断不一致，则认为机器故障，因此可有效防止错误命令发送。
附图说明
图1是本实用新型3取2或2取2控制***中的16位多总线电路一种实施例的控制***部分整体结构规划框图。
图2是本实用新型3取2或2取2控制***中的16位多总线电路一种实施例的总线仲裁申请/释放电路的控制流程框图。
具体实施方式
下面结合实施例及其附图对本实用新型进一步详细说明。本申请权利要求保护范围不受实施例的限制。
本实用新型设计的3取2或2取2控制***（简称控制***）中的16位多总线电路（简称电路，参见图1），其特征在于该电路主要包括三个主模块，即主模块1、主模块2、主模块3和一个总线仲裁申请/释放电路16；每一个主模块的结构相同，均包括独立的中央处理器、存储器、可编程逻辑器件和总线对外接口，每一个主模块中的可编程逻辑器件均分别与该主模块中的中央处理器、存储器和总线对外接口电连接；具体说，主模块1包括中央处理器4、可编程逻辑器件7、存储器13和总线对外接口10；中央处理器4与可编程逻辑器件7电连接，可编程逻辑器件7与存储器13电连接，可编程逻辑器件7与总线对外接口10电连接；主模块2包括中央处理器5、存储器14、可编程逻辑器件8和总线对外接口11；中央处理器5与可编程逻辑器件8电连接，可编程逻辑器件8与存储器14电连接，可编程逻辑器件8与总线对外接口11电连接；主模块3包括中央处理器6、存储器15、可编程逻辑器件9和总线对外接口12；可编程逻辑器件9与存储器15电连接，可编程逻辑器件9与总线对外接口12电连接。
所述三个主模块（1、2和3）中的可编程逻辑器件（7、8和9）分别与所述总线仲裁申请/释放电路16电连接。具体说，主模块1通过可编程逻辑器件7与总线仲裁申请/释放电路16电连接，主模块2通过可编程逻辑器件8与总线仲裁申请/释放电路16电连接，主模块3通过可编程逻辑器件9与总线仲裁申请/释放电路16电连接。
本实用新型电路是一种为解决多总线控制***发生故障后发出错误命令问题的技术方案，可实现多处理器同时针对同一信息做出判断，若判断结果一致，可进行下步操作；如果判断不一致，则认为机器故障，从而可有效防止错误命令的发送。本实用新型电路中存在3个主模块（主模块1、主模块2和主模块3），与3个主模块一一对应的中央处理器（中央处理器4、中央处理器5和中央处理器6），与3个主模块一一对应的可编程逻辑器件（可编程逻辑器件7、可编程逻辑器件8和可编程逻辑器件9），与3个主模块一一对应的存储器（存储器13、存储器14和存储器15），与3个主模块一一对应的总线对外接口（总线对外接口10、总线对外接口11和总线对外接口12），与3个主模块连接的一个总线仲裁申请/释放电路16。总线仲裁申请/释放电路16接收3个主模块发送的总线访问请求，通过对总线控制请求信号的裁决，确定占用总线的主设备。后运行的主设备可以通过总线访问先运行的主设备的存储器，利用先运行的主设备采集的关于访问从设备的信息和信号的有效信息直接访问该从设备，并继续对其进行操作，先运行的主设备也可以通过总线访问后运行的主设备的存储器，获取后运行的主设备访问从设备的信息，不同的主设备对于从设备的访问的过程的对比可以判断从设备运行的正确与否，以此实现多总线能够访问多存储器达到控制***中3取2或2取2的并发处理目的。
本实用新型电路中，基于多总线和可编程逻辑器件，具备连接多个主设备模块（不限于实施例）、构成多处理配置的能力。在整个控制***中，首先通过总线仲裁申请/释放电路16决定最高优先级的主设备，假设3个主模块的优先级从高到低依次为主模块1、主模块2和主模块3，当确定了主模块的优先级顺序，最高优先级设备主模块1即可第一个通过其总线对外接口10访问外设，然后主模块2第二个通过其总线对外接口11访问外设，主模块3第三个或最后一个通过其总线对外接口12访问外设。
本实用新型电路中，总线仲裁申请/释放电路16主要依靠主模块自带的可编程逻辑器件完成最高优先级设备的灵活转变。此电路设计有专用的软件，该软件具体控制流程是（参见图2）：启动程序，申请总线控制？如果得到允许或获得批准，仲裁器返回结果为0，即获得了总线控制权力；如果遭到拒绝或未获批准，仲裁器返回结果为1，即放弃总线控制权力。根据任务要求和所述的框图，本领域技术人员不难给出具体的程序。
本实用新型电路中，主模块1对应可编程逻辑器件7，根据中央处理器4对总线占有的需求度输出总线控制请求信号，接入到总线仲裁申请/释放电路16上；主模块2对应可编程逻辑器件8，根据中央处理器5对总线占有的需求度，输出总线控制请求信号接入到总线仲裁申请/释放电路16上；主模块3对应可编程逻辑器件9，根据中央处理器6对总线占有的需求度，输出总线控制请求信号接入到总线仲裁申请/释放电路16上，总线仲裁申请/释放电路16输出对应的总线优先级输入信号到主模块1对应的可编程逻辑器件7、主模块2对应的可编程逻辑器件8和主模块3对应的可编程逻辑器件9中，以此确定即时应当工作的主设备。
本实用新型电路中，主模块是指具有控制总线能力的带有中央处理单元的模块，3个主模块共享总线资源，主模块1上的存储器13中的数据资源、主模块2上的存储器14中的数据资源和主模块3上的存储器15中的数据资源都直接连接到总线上，因此每个主模块都可以通过总线访问其中的某一个存储器，并获取该存储器中的数据资源。
本实用新型电路中，每个存储器都和单独的主模块一一对应，具体说是存储器13，存储器14和存储器15分别与主模块1，主模块2和主模块3一一对应，并且每一个主模块均可以独立访问各自的存储器。这样设计可以减轻共享总线的负担，而每个主模块上的存储器又直接连接到多总线上，借助多总线这一特性，三个主模块可以互相备份，提高了设备可靠性。
本实用新型电路主要用于军事领域和工业控制领域，支持集中式并行多处理的计算机***总线,特别适合多任务的分布式处理、多机备份或多机容错等方面的实际应用。
以上实施例仅是对本实用新型控制***中3取2或2取2具体应用例子，并不限制本申请权利要求。凡是在本申请权利要求技术方案上进行的修改和非本质改进的，均在本申请权利要求保护范围之内。
本实用新型未述及之处适用于现有技术。
Claims (1)
1.一种3取2或2取2控制***中的16位多总线电路，其特征在于该***包括三个主模块和一个总线仲裁申请/释放电路，每个主模块均包含独立的中央处理器、可编程逻辑器件、存储器和总线对外接口；每个主模块中的可编程逻辑器件均分别与该主模块中的中央处理器、存储器和总线对外接口电连接；三个主模块中的可编程逻辑器件分别与所述总线仲裁申请/释放电路电连接。
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