CN202651086U - 应力隔离沟槽半导体器件 - Google Patents

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Abstract

提供了一种应力隔离沟槽半导体器件，包括硅基底（10）（S11）；在硅基底上形成第一沟槽（13）和第二沟槽（14），第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直（S12）；在第一沟槽中形成第一介质层，在第二沟槽中形成第二介质层，第一介质层为张应力介质层（16）（S13）；在第一沟槽和第二沟槽包围的硅基底上形成栅堆叠（17），栅堆叠下方的沟道长度的方向平行于第一沟槽的延伸方向，其中硅基底的晶面指数为{100}，第一沟槽沿晶向<110>延伸（S14）。提高了器件的响应速度，改善了器件性能。

Description

应力隔离沟槽半导体器件
本申请要求于2010年10月29日提交中国专利局、申请号为201010527238.1、发明名称为“应力隔离沟槽半导体器件及其形成方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。 
技术领域
本发明涉及半导体器件及半导体制造领域，特别涉及一种应力隔离沟槽半导体器件。 
背景技术
在互补金属氧化物半导体（complementary metal-oxide semiconductor，CMOS）的制备过程中，经常采用浅沟槽隔离（shallow trench isolation，STI）工艺将相邻的NMOS晶体管和PMOS晶体管隔离。 
如美国专利US7,436,030中所述，随着半导体尺寸的不断缩小，STI已经成为CMOS器件的一种优选的电学隔离方法。这是因为STI应力可以引起沟道区域的应变，从而可以改善半导体器件的整体性能。然而，本领域技术人员已知的是，对于CMOS晶体管，STI应力在改善一种类型的器件，例如NMOS晶体管的性能时，同时会降低另一种类型的器件，例如PMOS晶体管的性能。例如，张应力STI可以通过增加电子的迁移率而改善NMOS晶体管的驱动电流，然而同时也会减小载流子的迁移率，从而减小相邻的PMOS的驱动电流。 
因此，需要一种新的STI工艺以及相应的半导体器件，来解决传统的STI工艺的这些问题，从而在MOS晶体管中充分利用STI提供的应力。 
实用新型内容
本实用新型解决的问题是解决传统应力STI工艺只能提供单一类型的MOS晶体管的驱动电流的问题，同时在MOS晶体管中充分利用STI提供的应力。 
为解决上述问题，本实用新型提供了一种应力隔离沟槽半导体器件，包括： 
硅基底； 
位于所述硅基底中的第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中形成有第一介质层，所述第一介质层为张应力介质层，所述第二沟槽中形成有第二介质层； 
栅堆叠，位于所述第一沟槽和第二沟槽包围的硅基底上，其下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中， 
所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。可选的，所述第二介质层为低应力介质层。 
可选的，所述低应力介质层的应力不超过180Mpa。 
可选的，所述低应力介质层为低应力的氮化硅层、氧化硅层或二者的叠层结构。 
可选的，所述张应力介质层的张应力为至少1GPa。 
可选的，所述张应力介质层为张应力的氮化硅层、氧化硅层或二者的叠层结构。 
可选的，所述半导体器件为NMOS晶体管和/或PMOS晶体管。 
当{100}硅片上的MOS晶体管沟道方向为<110>方向时，对于MOS晶体管，在沟道宽度方向，张应力既可以增强NMOS晶体管的性能，又可以增强PMOS晶体管的性能。与之相对地，在沟道长度方向，PMOS晶体管和NMOS晶体管的优选应力类型是不同的。换句话说，在沟道长度方向，PMOS晶体管优选压应力，NMOS晶体管优选张应力。 
与现有技术相比，本实用新型的技术方案有如下优点： 
本技术方案的应力隔离沟槽半导体器件中，在平行于MOS晶体管的沟道长度的方向的第一沟槽中填充有张应力介质层，也即在沟道宽度方向上，所述张应力介质层位于MOS晶体管的相对两侧，从而利用隔离沟槽结构在MOS晶体管的沟道宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能。而且本技术方案既可以适用于PMOS晶体管，又可以适用于NMOS晶体管，能够提高整个CMOS工艺电路的性能。 
进一步的，在45nm工艺节点及其以下的半导体制造工艺中，为了简化栅极光刻，所有的栅极的延伸方向都是一致的，即MOS晶体管都具有一致的沟道长度和沟道宽度的方向，因此本技术方案可以广泛应用于45nm工艺节点及其以下的半导体制造工艺中，在各个MOS晶体管的沟道宽度方向都提供张应力，改善器件性能。由此可见，本发明的结构和方法既充分利用应力STI，又可以同时改善PMOS和NMOS晶体管的性能，操作简单，工业可应用性强。 
附图说明
图1是本实用新型应力隔离沟槽半导体器件的形成方法实施例的流程示意图； 
图2和图3是本实用新型应力隔离沟槽半导体器件的形成方法实施例的中间结构的剖面图； 
图4a至图8c是本实用新型应力隔离沟槽半导体器件的形成方法实施例的各中间结构的俯视图和对应的剖面图。 
图9是本实用新型应力沟槽半导体器件的形成方法实施例形成的半导体器件的俯视图。 
具体实施方式
现有技术中的应力STI工艺只能用于改善单一类型的晶体管的性能，而不能同时改善CMOS晶体管中所包括的两种类型的晶体管（即PMOS和 NMOS晶体管）的性能，这使得传统应力STI工艺的应用受到局限。 
本技术方案在平行于MOS晶体管的沟道长度方向的第一沟槽中填充有张应力介质层，也即在MOS晶体管的沟道宽度方向上，所述张应力介质层位于MOS晶体管的相对两侧，在MOS晶体管的沟道宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能。而且本技术方案既可以同时适用于PMOS晶体管和NMOS晶体管，即可以适用于标准的CMOS工艺。 
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。 
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。 
图1示出了本发明实施例的应力隔离沟槽半导体器件的形成方法的流程示意图，如图1所示，包括： 
步骤S11，提供硅基底； 
步骤S12，在所述硅基底上形成第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直； 
步骤S13，在所述第一沟槽中形成第一介质层，所述第一介质层为张应力介质层，在所述第二沟槽中形成第二介质层； 
步骤S14，在所述第一沟槽和第二沟槽包围的硅基底上形成栅堆叠，所述栅堆叠下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中，所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。 
下面结合图1和图2至图8c对本发明的应力隔离沟槽半导体器件的形成 方法的实施例进行详细说明。 
结合图1和图2，执行步骤S11，提供硅基底。具体的，如图2所示，提供硅基底10，所述硅基底10的晶面指数优选为{100}，即硅基底10的晶面指数属于{100}族。作为非限制性的例子，本实施例中所述硅基底10的晶面指数为（100）。 
结合图1和图3、图4a至图4c，执行步骤S12，在所述硅基底上形成第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直。根据需要，所述第一沟槽和第二沟槽的数目可以分别设计为至少两条。 
首先参考图3，在所述硅基底10上形成衬垫层11和硬掩膜层12，图3为该步骤对应的剖面图。所述衬垫层11的材料例如可以为氧化硅，硬掩膜层12的材料例如可以为氮化硅，其中，硬掩膜层12可以用作后续刻蚀工艺的硬掩膜。 
之后，在所述硅基底10上形成第一沟槽和第二沟槽，形成方法具体包括：在所述硬掩膜层12上形成光刻胶层（图中未示出）并图形化，定义出第一沟槽和第二沟槽的图形；以所述图形化后的光刻胶层为掩膜，对所述衬垫层11和硬掩膜层12进行刻蚀，并去除所述光刻胶层，去除光刻胶层的方法可以是灰化（Ashing）等；以刻蚀之后的硬掩膜层12为掩膜，对所述硅基底10进行刻蚀，形成第一沟槽和第二沟槽。当然，在其他实施例中，也可以不形成所述衬垫层11和硬掩膜层12，而是直接对所述硅基底10进行光刻和刻蚀，以形成所述第一沟槽和第二沟槽。 
图4a示出了第一沟槽和第二沟槽形成后的硅基底10的俯视图，图4b为图4a沿a-a’方向的剖视图，图4c为图4a沿b-b’方向的剖视图，结合图4a至图4c，所述第一沟槽13的延伸方向优选为沿晶向<110>，即沿晶向族<110>的方向。作为非限制性的例子，本实施例中具体为沿晶向[110]方向延伸；所 述第二沟槽14的延伸方向和第一沟槽13的延伸方向垂直。所述延伸方向指的是第一沟槽13和第二沟槽14在硅基底10的表面上的延伸方向。 
结合图1、图5a至图5c、图6a至图6c以及图7a至图7c，执行步骤S13，在所述第一沟槽中形成第一介质层，所述第一介质层为张应力介质层，在所述第二沟槽中形成第二介质层。 
具体的，首先在所述第一沟槽和第二沟槽中形成低应力介质层15。图5a为形成低应力介质层15后，所述硅基底10的俯视图，图5b为图5a沿a-a’方向的剖视图，图5c为图5a沿b-b’方向的剖视图。结合图5a至图5c，在所述第一沟槽和第二沟槽中形成低应力介质层15（例如通过沉积）并进行平坦化，使其表面与所述硬掩膜层12的表面齐平，所述平坦化的方法可以是化学机械抛光（CMP）。在其他实施例中，若之前并未形成所述衬垫层11和硬掩膜层12，则平坦化至与所述硅基底10的表面齐平。 
所述低应力介质层15为低应力的氮化硅层、氧化硅层或是氮化硅层和氧化硅层的叠层结构，其形成方法可以是等离子体增强型化学气相沉积（PECVD）等。本领域技术人员应该理解的是，所述低应力是指低应力介质层15的应力低于某一阈值，可以采用现有技术中常用的调节形成过程中的工艺参数，来实现对低应力介质层15的应力的调节。优选地，所述低应力介质层的应力不超过180Mpa。 
之后，去除所述第一沟槽中的低应力介质层15。图6a为去除第一沟槽中的低应力介质层15之后的硅基底10的俯视图，图6b为图6a沿a-a’方向的剖视图，图6c为图6a沿b-b’方向的剖视图，结合图6a至图6c，去除所述第一沟槽13中的低应力介质层15，使得所述第一沟槽13再次成为内部清空的、并无填充材料的沟槽结构。其中，去除所述第一沟槽13中的低应力介质层15的方法具体可以包括：在所述硬掩膜层12的表面形成光刻胶层（图中未示出） 并图形化，并定义出所述第一沟槽13的图形；之后，以图形化后的光刻胶层为掩膜进行刻蚀，将第一沟槽13中的低应力介质层15去除，刻蚀方法可以为干法刻蚀或湿法刻蚀。 
再之后，在所述第一沟槽中形成张应力介质层16。图7a为在第一沟槽中形成张应力介质层16之后硅基底10的俯视图，图7b为图7a沿a-a’方向的剖视图，图7c为图7a沿b-b’方向的剖视图。结合图7a至图7c，在所述第一沟槽中形成张应力介质层16（例如通过沉积）并平坦化，使其表面与所述硬掩膜层12的表面齐平，所述平坦化方法可以是化学机械抛光。在其他实施例中，若之前并未形成所述衬垫层11和硬掩膜层12，则平坦化至与所述硅基底10的表面齐平。 
所述张应力介质层16为张应力的氮化硅层、氧化硅层或是氮化硅层和氧化硅层的叠层结构，其形成方法可以是等离子体增强型化学气相沉积等。本领域技术人员应该理解的是，可以采用现有技术中常用的调节形成过程中的工艺参数，来实现对张应力介质层16的应力类型和应力大小的调节。优选地，所述张应力介质层的张应力为至少1GPa。 
需要说明的是，对于步骤S13，在本发明的其他实施例中，还可以更换低应力介质层和张应力介质层的形成次序。例如，可以首先在所述第一沟槽和第二沟槽中形成张应力介质层；之后，去除所述第二沟槽中的张应力介质层；再之后，在所述第二沟槽中形成低应力介质层。 
当然，也可以先形成第一沟槽，直接向其中填充张应力介质层；之后，形成第二沟槽，直接向其中填充低应力介质层。或者，可以先形成第二沟槽，直接向其中填充低应力介质层；之后，形成第一沟槽，直接向其中填充张应力介质层。 
结合图1和图8a至图8c，执行步骤S14，在所述第一沟槽和第二沟槽包围 的硅基底上形成栅堆叠，所述栅堆叠下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中，所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。所述栅堆叠为一MOS晶体管的栅堆叠，所述沟道长度指的是所述栅堆叠对应的MOS晶体管的沟道长度，下文中将进行详细说明。 
图8a为形成MOS晶体管后所述硅基底10的俯视图，图8b为图8a沿a-a’方向的剖视图，图8c为图8a沿b-b’方向的剖视图。结合图8a至图8c，所述MOS晶体管的形成过程例如可以包括：去除所述硅基底10表面的衬垫层和硬掩膜层；在所述第一沟槽和第二沟槽包围的硅基底10上形成栅堆叠17，所述栅堆叠17包括栅介质层17a和栅电极17b，此外，所述栅堆叠17还可以包括位于栅介质层17a和栅电极17b的侧壁上的侧墙（spacer）（图中未示出），所述栅堆叠17的延伸方向平行于所述第二沟槽的延伸方向；以所述栅堆叠17为掩膜，对所述第一沟槽和第二沟槽包围的硅基底10进行离子注入，在所述栅堆叠17两侧的硅基底10内分别形成源区18和漏区19，所述离子注入的离子类型由MOS晶体管的类型决定，对于PMOS晶体管为P型离子，如硼离子，对于NMOS晶体管为N型离子，如磷离子。由源区18至漏区19的方向为沟道长度的方向，该方向平行于所述第一沟槽的延伸方向；所述栅堆叠17的延伸方向为沟道宽度的方向，该方向平行于所述第二沟槽的延伸方向。 
至此，本实施例形成的应力隔离沟槽半导体器件的结构如图8a至图8c所示，包括：硅基底10；形成于所述硅基底10中的第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中填充有张应力介质层16，所述第二沟槽中填充有低应力介质层15；MOS晶体管，位于所述第一沟槽和第二沟槽包围的硅基底10中，其沟道长度的方向平行于所述第一沟槽的延伸方向。本实施例中，所述硅基底10的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。 
由于位于所述MOS晶体管的沟道宽度方向两侧的第一沟槽中填充有张 应力介质层16，而在沟道长度方向两侧的第二沟槽中填充有低应力介质层15，能够选择性地在沟道宽度方向提供张应力，提高器件的响应速度，改善器件性能。而且本实施例的技术方案能够同时适用于PMOS晶体管和NMOS晶体管，因而可以与常规的CMOS工艺相结合，提高整个CMOS工艺电路中各器件的响应速度。 
图9示出了本实施例形成的另一半导体器件的俯视图，包括：硅基底20；形成于所述硅基底20中的第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中填充有张应力介质层26，所述第二沟槽中填充有低应力介质层25；位于所述第一沟槽和第二沟槽包围的硅基底20中的PMOS晶体管和NMOS晶体管，其沟道长度的方向平行于所述第一沟槽的延伸方向，其中，所述PMOS晶体管包括栅堆叠27和位于所述栅堆叠27两侧的硅基底20中的源极和漏极，所述NMOS晶体管包括栅堆叠28和位于所述栅堆叠28两侧的硅基底20中的源极和漏极。所述硅基底20的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。图9仅是示意，仅包括了1个PMOS晶体管和1个NMOS晶体管，在具体实施例中，可以根据需要形成多个PMOS晶体管和NMOS晶体管，并通过上层的互连结构形成CMOS电路。 
本技术方案的应力隔离沟槽半导体器件中，在平行于MOS晶体管的沟道长度的方向的第一沟槽中填充有张应力介质层，也即在沟道宽度方向上，所述张应力介质层位于MOS晶体管的相对两侧，从而利用隔离沟槽结构在MOS晶体管的沟道宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能。而且本技术方案既可以适用于PMOS晶体管，又可以适用于NMOS晶体管，能够提高整个CMOS工艺电路的性能。 
尤其需要说明的是，对于45nm及其以下的工艺节点中，为了简化光刻工艺，在半导体制造过程中，各MOS晶体管的栅堆叠的延伸方向都是一致的， 因而采用本实例的技术方案，可以在硅基底上形成所述第一沟槽和第二沟槽，且第一沟槽和第二沟槽相互交叉形成矩形网格状，之后在第一沟槽和第二沟槽包围形成的各个矩形区间中的硅基底上分别形成栅堆叠，各栅堆叠的延伸方向相同，从而能够以较简单的工艺步骤完成CMOS工艺电路的形成过程。因此本发明的技术方案可以广泛应用于45nm工艺节点及其以下的半导体制造工艺中，在各个MOS晶体管的沟道宽度方向都提供张应力，改善器件性能。由此可见，本发明的结构和方法既充分利用应力STI，又可以同时改善PMOS和NMOS晶体管的性能，操作简单，工业可应用性强。 
进一步的，在形成MOS晶体管之后，本技术方案还可以与双应力衬层技术相结合，在NMOS晶体管上形成张应力衬层，在PMOS晶体管上形成压应力衬层，从而进一步提高器件的响应速度，改善器件性能。 
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。 

Claims (6)

1.一种应力隔离沟槽半导体器件，其特征在于，包括：
硅基底；
第一沟槽和第二沟槽，位于所述硅基底中，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中形成有第一介质层，所述第一介质层为张应力介质层，所述第二沟槽中形成有第二介质层；
栅堆叠，位于所述第一沟槽和第二沟槽包围的硅基底上，其下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中，
所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向<110>。
2.根据权利要求1所述的应力隔离沟槽半导体器件，其特征在于，所述第二介质层为低应力介质层。
3.根据权利要求2所述的应力隔离沟槽半导体器件，其特征在于，所述低应力介质层的应力不超过180Mpa。
4.根据权利要求2所述的应力隔离沟槽半导体器件，其特征在于，所述低应力介质层为低应力的氮化硅层、氧化硅层或二者的叠层结构。
5.根据权利要求1所述的应力隔离沟槽半导体器件，其特征在于，所述张应力介质层为张应力的氮化硅层、氧化硅层或二者的叠层结构。
6.根据权利要求1所述的应力隔离沟槽半导体器件，其特征在于，所述半导体器件为NMOS晶体管和/或PMOS晶体管。 
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