CN202535341U

CN202535341U - 高精度irig-b码对时解码板

Info

Publication number: CN202535341U
Application number: CN2012201438378U
Authority: CN
Inventors: 吴旻; 何鸣; 王皓; 王成进
Original assignee: ANHUI JIYUAN POWER SYSTEM TECHNOLOGY Co Ltd
Current assignee: ANHUI JIYUAN POWER SYSTEM TECHNOLOGY Co Ltd
Priority date: 2012-04-08
Filing date: 2012-04-08
Publication date: 2012-11-14
Anticipated expiration: 2022-04-08

Abstract

本实用新型公开了一种高精度IRIG-B码对时解码板，包括FPGA、E²PROM、RAM、晶振、JATG和RESET；FPGA，其触发管脚设置为上升和下降沿触发中断，用于对接收到的IRIG-B码编码信号进行高速分析解码，并将解码的实时数据存储至RAM并处理运算；E²PROM，用于存储对IRIG-B码编码进行对时分析解码的程序；RAM，用于存储FPGA解码的实时数据运算；晶振，用于产生FPGA所需要的高精度时钟脉冲信号；JTAG，用于在线下载程序，不需要在生产时对芯片进行烧写然后再进行焊接；RESET，用于解码板的重启和复位。本实用新型的高精度IRIG-B码对时解码板，具有可实现IRIG-B码信号的快速分析和计算并提高数据安全性、外形尺寸小和精度高等优点。

Description

高精度IRIG-B码对时解码板

技术领域

本实用新型涉及一种高精度IRIG-B码对时解码板。

背景技术

随着用电设备和用电量的逐年增多，人们对电力***的自动化和安全运行的要求越来越高，而电力***的自动化和安全运行的一个要素就是电网时间的精确和统一。近年来，随着微机自动化装置的普及，更加迫切的要求电网运行实现时间统一。全球定位***具有高精度的对时功能，在电力***得到广泛使用。国家电网公司发布的《关于加强电力二次***时钟管理的通知》中就明确要求采用IRIG-B（Inter Range Instrumentation Group，美国靶场仪器组）标准码逐步实现GPS装置和相关***或设备的对时。

传统的IRIG-B码对时模块的设计架构是基于CPLD+MCU，硬件设计比较复杂，但是本文开发的装置采用了单一的高性能的大规模可编程门阵列（FPGA）架构，其硬件设计简单可靠，而该模块的关键点主要集中在对时信息的解码。在变电站自动化设计中采用本文提出的改进方案可以简化IRIG-B码对时电路设计，提高对时的准确性及可靠性，弥补传统对时的缺陷，通过修改程序可实现功能复用，有效的避免了功能单一，无法在线调试升级等等问题。本人通过查阅大量IRIG-B码的相关资料，利用示波器分析波形，完成对时模块的设计与制作，通过现场测试应用，获得了比较满意的使用效果。

传统的对时方法是使用低端CPU进行简单的对时处理，采用对时脉冲加串口的方式，即在发对时脉冲的同时通过串口网络发对时指令。但传统方法存在很多不足：一是过多的占用智能设备的资源，二是串口网络对时存在延时，可能出现一秒的误差，三是功能极为单一，四，性能非常不稳定，不适合变电站现场的恶劣环境。

实用新型内容

本实用新型是为避免上述已有技术中存在的不足之处，提供一种高精度IRIG-B码对时解码板，以实现IRIG-B码信号的快速分析和计算并提高数据安全性。

本实用新型为解决技术问题采用以下技术方案。

高精度IRIG-B码对时解码板，采用6层印制电路板，其结构特点是，包括FPGA、E²PROM、RAM、晶振、JATG和RESET；

所述FPGA，其触发管脚设置为上升和下降沿触发中断，用于对接收到的IRIG-B码编码信号进行高速分析解码，并将解码的实时数据存储至RAM并处理运算；

所述E²PROM，用于存储对IRIG-B码编码进行对时分析解码的程序；

所述RAM，用于存储所述FPGA解码的实时数据运算；

所述晶振，用于产生FPGA所需要的高精度时钟脉冲信号；

所述JTAG，用于在线下载程序，不需要在生产时对芯片进行烧写然后再进行焊接；

所述RESET，用于解码板的重启和复位。

本实用新型的高精度IRIG-B码对时解码板的结构特点也在于：

所述的高精度IRIG-B码对时解码板还包括信号输入模块和数据通信模块；所述信号输入模块包括B码信号防雷电路、光隔电路、B码信号调理电路、A/D转换模块与A/D控制回路、GPIO输入电路；所述B码信号防雷电路、光隔电路、B码信号调理电路用于预处理B码的异常信号并将异常信号转换为正常信号，然后将正常信号送给FPGA处理；A/D转换模块与A/D控制回路用于采集12路16bit模拟数据；GPIO输入电路用于处理开关量输入信号；

所述数据通信模块包括RS232软对时信号接口和1PPS硬对时信号接口，用于将FPGA解码出B码信号并实时发送出去。

所述数据通信模块还包括LVDS接口、SPI接口、TTL接口和GPIO接口。

与已有技术相比，本实用新型有益效果体现在：

1）本实用新型中采用了高速FPGA（Field－Programmable Gate Array，即现场可编程门阵列），充分利用了FPGA的超强并行计算的能力，可实现IRIG-B码信号的快速分析和计算，并有用户的参数存储，数据安全性高；2）本实用新型采用基于FPGA+ADC+GPIO架构，可在不动硬件的情况下实现功能扩展和复用，不需要重新设计或修改PCB电路板；3）本实用新型利用IRIG-B码快速解码技术，实时分析处理B码数据，准确分析出实时时间，计算速度快，精度高(小于40纳秒)；4）本实用新型的外观尺寸小(40.9mmX65.7mm)，易于级联和扩展；5）本实用新型采用的GPIO为多功能复用IO口，还有RS232，SPI，LVDS等等通讯功能接口，比如在特定时间通过GPIO或通讯口控制别的装置，或与其它装置一起智能联动等等，使用极灵活、方便；6）本实用新型可用于电力***中的多个领域，例如继电保护装置，电力***故障录波器，电力***故障事件记录仪等，需要同步高速数据采集和快速实时处理的场合。该B码对时模块已应用在故障信息子站等多种智能变电站需要对时的装置中，应用前景非常广泛；7）在不动硬件的情况下可轻松实现功能复用，有效的避免了功能单一，无法在线调试升级等等问题。8）因为体积很小，采用六层印制电路板，第一、三、四、六层为信号层，第二层为GND，第四层为VCC层。

本实用新型的高精度IRIG-B码对时解码板，时间误差小于40纳秒，功能非常强大，体积很小，采集高速FPGA进行解码高速有效，具有可实现IRIG-B码信号的快速分析和计算并提高数据安全性、外形尺寸小和精度高等优点。

附图说明

图1为本实用新型的高精度IRIG-B码对时解码板的结构框图。

图2为本实用新型的高精度IRIG-B码对时解码板的核心模块示意图。

图3为本实用新型中通信中三种基本码元示意图。

图4为本实用新型的实施例中输入的IRIG-B码波形和1PPS硬对时秒脉冲输出波形。

图5为本实用新型中的中断程序的软件流程示意图。

以下通过具体实施方式，并结合附图对本实用新型作进一步说明。

具体实施方式

参见图1，高精度IRIG-B码对时解码板，采用6层印制电路板，包括FPGA、E²PROM、RAM、晶振、JATG和RESET；所述FPGA，其触发管脚设置为上升和下降沿触发中断，用于对接收到的IRIG-B码编码信号进行高速分析解码，并将解码的实时数据存储至RAM并处理运算；所述E²PROM，用于存储对IRIG-B码编码进行对时分析解码的程序；所述RAM，用于存储所述FPGA解码的实时数据运算；所述晶振，用于产生FPGA所需要的高精度时钟脉冲信号；所述JTAG，用于在线下载程序，不需要在生产时对芯片进行烧写然后再进行焊接。所述RESET，用于解码板的重启和复位。

所述的高精度IRIG-B码对时解码板还包括信号输入模块和数据通信模块；所述信号输入模块包括B码信号防雷电路、光隔电路、B码信号调理电路、A/D转换模块与A/D控制回路、GPIO输入电路；所述B码信号防雷电路、光隔电路、B码信号调理电路用于预处理B码的异常信号并将异常信号转换为正常信号，然后将正常信号送给FPGA处理；A/D转换模块与A/D控制回路用于采集12路16bit模拟数据；GPIO输入电路用于处理开关量输入信号；所述数据通信模块包括RS232软对时信号接口和1PPS硬对时信号接口，用于将FPGA解码出B码信号并实时发送出去。

所述数据通信模块还包括LVDS接口、SPI接口、TTL接口和GPIO接口。LVDS即Low-Voltage Differential Signaling 低压差分信号，SPI 即Serial Peripheral Interface串行***设备接口，TTL即TTL逻辑电平信号通讯，GPIO即General Purpose Input Output 通用输入/输出接口，以上均可根据需要对外界进行通讯或级联。

如图1所示，本实用新型的高精度IRIG-B码对时解码板由I信号输入模块、数字模拟信号处理模块、数据通信模块三大部分组成。

信号输入模块：包括B码信号防雷电路、光隔电路、B码信号调理电路、A/D转换模块与A/D控制回路、GPIO输入电路，其中：B码信号防雷电路、光隔电路、B码信号调理电路预处理B码一些异常信号，将正常信号送给FPGA处理；A/D转换模块与A/D控制回路可采集12路16bit模拟数据，用于功能扩展使用，不需要时可以不焊接，并不影响解码功能；GPIO输入电路可处理一些开关量输入信号，也用于功能扩展使用。

数字模拟信号处理模块：包括FPGA，E²PROM、RAM、晶振、JTAG、RESET；FPGA采用的是BGA封装，它由于此FPGA的强大性能可以轻松实现B码对时分析,它所产生的１PPS精度很高(小于40纳秒)； E²PROM用来存贮用户数据和一些参数用，可掉电保存。晶振是25M高精度专业晶振，JTAG用于在线升级程序用。

数据通信模块：包括RS232软对时信号，1PPS硬对时信号，和LVDS、SPI、TTL、GPIO输出备用通讯模块；RS232软对时信号，1PPS硬对时信号主要用于FPGA解码出B码信号并实时发送出去，备用通讯模块作功能扩展或级联时使用。

高精度IRIG-B码对时解码板的功能、工作过程及原理为(参见图2和图5)：

1.输入原始IRIG-B码电平信号，经过防雷电路，过滤并卸去雷击瞬间高电压，防止窜入核心模块；

2. 滤瞬间高电压的电平信号再经过光隔电路，滤除杂波信号，从硬件电路上拦截非正常电平信号；

3.正常电平信号直接到FPGA管脚，它先预处理是否有无效数据，如长时间是无效数据可报警并提示失星；

4.处理采集来的有效IRIG-B码数据，在对时模块设计中，把FPGA相对应的管脚设计成上升和下降沿触发中断，同时启动FPGA内部16位计数器，设置为100微秒自加一次。分别在上升沿和下降沿触发中断时读出16位计数器的值，两者之差既是脉冲宽度。IRIG码共有四种并行二制度时间码格式和六种串行二制度时间码格式，其中最常用的是IRIG-B码格式。其中以一秒一次的的频率发送包括日、时、分、秒等在内的时间信息，IRIG-B码信号是每秒一帧的时间串码，其基本的码元是“0”、“1”、“P”（参见图3），每个码元占用10毫秒的时间，一帧串码含100个码元。码元“0”、“1”对应的脉冲宽度为2毫秒、5毫秒。

5. 然后通过FPGA分析出0码，1码和P码，然后再依次翻译出秒、分、时、日信号信息，实时通过FPGA运算解出时钟数据。并通过TTL电平把软对时信号发送出去，同时还要解出1PPS硬对时信号。参见图4，上面波形为输入B码，下面波形为输出的硬对时秒脉冲信号；

6.由于电力***自动化设备在强电磁环境中连续工作，所以受到的干扰比较严重。因此，除了在硬件上采取光电隔离和防雷等措施外，在软件上也增加了如下判别条件：

（1）如果检查出的码元不是“0”、“1”、“P”，则认为装置受到干扰，前面所有识别的数据无效，等待下次数据的提取。

（2）当第一次对时后，内部时钟得到更改，再次出现两个P码元时，由内部时钟进行检测，误差应该在可接受的时间内，否则认为对时出错，等待下次对时。中断程序的软件流程如图四所示。

8.如果长时间失星，软对时信号将输出报警信号，如果解码成功，在软对时接口输出当前时间，并实时输出硬对时1PPS信号。

9．功能扩展：

a.如果需要AD采集模拟信号的，可在模拟接口输入调理过模拟电压量，并通过FPGA换算成实际电压值，如果是电流信号可通过加精密采样电阻也通过FPGA实时换算来实现间接采集电流值，不影响主要解码功能。

b.GPIO输入输出可轻松实现开入开出量的采集与控制。.LVDS、SPI、TTL通讯接口为可选功能。

Claims

1.高精度IRIG-B码对时解码板，采用6层印制电路板，其特征是，包括FPGA、E²PROM、RAM、晶振、JATG和RESET；

所述RAM，用于存储所述FPGA解码的实时数据运算；

所述晶振，用于产生FPGA所需要的高精度时钟脉冲信号；

所述RESET，用于解码板的重启和复位。

2.根据权利要求1所述的高精度IRIG-B码对时解码板，其特征是，还包括信号输入模块和数据通信模块；

所述信号输入模块包括B码信号防雷电路、A/D转换模块与A/D控制回路、光隔电路、B码信号调理电路和GPIO输入电路；所述B码信号防雷电路、光隔电路、B码信号调理电路用于预处理B码的异常信号并将异常信号转换为正常信号，然后将正常信号送给FPGA处理；A/D转换模块与A/D控制回路用于采集12路16bit模拟数据；GPIO输入电路用于处理开关量输入信号；

3.根据权利要求2所述的高精度IRIG-B码对时解码板，其特征是，所述数据通信模块还包括LVDS接口、SPI接口、TTL接口和GPIO接口。