CN201886122U - 一种基于pxi总线的数字测试模块 - Google Patents

Abstract

一种基于PXI总线的数字测试模块，其FPGA功能电路部分包括总线接口控制单元、中央译码控制单元、地址产生单元、时钟选择单元、ZBTRAM控制单元、多模块同步控制单元、触发控制单元；数据通过PXI总线经过PXI接口电路传送给FPGA功能电路，然后存入数据输出SRAM和数据输入输出控制SRAM中；使用者确定的控制命令通过PXI总线发送到数字测试模块；最后数据输入SRAM、输入输出控制SRAM、数据输出SRAM在同一个时钟节拍下协同工作，数据经过输出驱动器和信号连接器发到指定的数字电路中，与此同时采集响应数据经过输入驱动器储存在数据输入SRAM中；测试完毕后把数据输入SRAM中的数据上传到上位机上。

Description

一种基于PXI总线的数字测试模块

技术领域

本实用新型涉及一种测试模块，尤其涉及一种基于PXI总线的数字测试模块。

背景技术

随着计算机和超大规模***的发展，集成电路的测试也越来越困难。传统的测试方法难以有效工作，测试领域出现了数据域测试技术。传统的时域、频域测试主要以模拟电路与***作为研究和应用对象，而数据域测试则针对数字电路与计算机逻辑。事实上，数据域测试就是对数字电路和数字***进行故障诊断、定位、分析和诊断。数据域测试通常采用数字信号发生器提供激励并使用逻辑分析仪采集响应数据，这种测试方法存在着体积庞大、不容易扩展通道、价格昂贵、难在激励和响应之间建立复杂的逻辑关系的问题，所以现代自动测试***中需要功能更加强大的高速数字测试仪器。

实用新型内容

所要解决的技术问题：

针对以上问题本实用新型提供了一种体积小、价格便宜、容易扩展、控制灵活方便的基于PXI总线的数字测试模块。

技术方案：

一种基于PXI总线的数字测试模块包括实现与PXI总线可靠通讯的PXI接口电路/EEPROM、FPGA功能电路部分、DDS模块、数据输入SRAM、输入输出控制SRAM、数据输出SRAM、输出驱动器、输入驱动器、信号连接器;

PXI接口电路利用PCI9030芯片构造PXI接口,负责把PXI总线上的数据和命令传送到模块的FPGA功能电路，并且把模块中的数据和对处理器的请求传送到PXI总线； PXI总线的地址总线、数据总线、控制总线经过 PCI9030之后，简化为简单的本地控制逻辑输出本地地址总线、数据总线、控制总线和FPGA功能电路进行通讯；

EEPROM用于存储PXI接口电路的初始化信息，并在***复位后为PXI接口电路装入初始化信息，初始化PXI接口电路的配置寄存器；

PXI背板触发总线和PXI星型触发线传送到FPGA功能电路；

FPGA功能电路部分包括总线接口控制单元、中央译码控制单元、地址产生单元、时钟选择单元、ZBT RAM控制单元、多模块同步控制单元、触发控制单元；

DDS模块接收FPGA功能电路提供的数据与参考时钟，为***工作提供可调节的输出时钟；

数据输入SRAM、输入输出控制SRAM、数据输出SRAM完成输入数据、输出数据、位控数据的存储与收发；三片SRAM的时钟控制线、数据线、地址线都是由FPGA功能电路部分里的ZBT RAM控制单元产生；

输出驱动器和输入驱动器，用于确保激励输出有较大的驱动电流和激励响应之间的高速切换；

信号连接器用于信号的输入输出；

控制软件在主控计算机上运行，测试数据和位控数据在计算机上编辑或由波形生成工具生成；数据通过PXI总线经过PXI接口电路传送给FPGA功能电路，然后存入数据输出SRAM和数据输入输出控制SRAM中；使用者确定的数据发送速率、数据长度、数据内容和输出起始位置、触发方式的控制命令通过PXI总线发送到数字测试模块；最后数据输入SRAM、输入输出控制SRAM、数据输出SRAM在同一个时钟节拍下协同工作，数据经过输出驱动器和信号连接器发到指定的数字电路中，与此同时采集响应数据经过输入驱动器储存在数据输入SRAM中；测试完毕后把数据输入SRAM中的数据上传到上位机上。

所述的总线接口控制单元接收PXI总线的地址线、数据线、控制线实现用户接口逻辑，包括地址/数据信号、I/O读写信号以及等待周期产生逻辑和总线控制逻辑；

中央译码控制单元用于接收由总线接口控制单元中发送的片选信号、写信号、读信号、地址信号和数据信号，根据这些信号产生各个功能寄存器的读写控制信号，进而控制地址产生单元、时钟选择单元、ZBT RAM控制单元；

地址产生单元接收中央译码控制单元的读写控制信号，为ZBT RAM控制单元提供地址。地址产生单元支持置数、清零、跳转功能，从而使数字测试模块具备从任意初始地址输入输出数据，循环工作输入输出数据，指定长度输入输出数据的功能；

时钟选择单元用于确保数字测试模块以机动的方式输出数据；

ZBT RAM控制单元内部包括接口信号传输模块、 流水线延时控制模块、 地址数据输出模块、 数据存储模块；在这四个功能模块中．起到控制作用的是流水线延时控制模块和数据存储模块；流水线延时控制模块将输入数据延迟了2个时钟周期，同时也将读写控制信号延时两个时钟周期以与延时后的输入数据同步；延时后的读写控制信号将提供给数据存储模块进行数据读写的双向控制；ZBT RAM控制单元接收地址产生单元提供的地址信号、时钟选择单元提供的时钟信号、触发控制单元提供的触发信号经过接口信号传输模块、 流水线延时控制模块、 地址数据输出模块、 数据存储模块的处理形成符合SRAM 工作时序的控制信号，控制SRAM芯片工作；

多模块同步控制单元用于在多个PXI 总线数字测试模块组成一个数字测试子***时，在FPGA内部实现多通道扩展、同步工作、实时采集的功能；

触发控制单元是把触发信号传到ZBT RAM控制单元进而控制SRAM的触发操作。

所述的基于PXI总线的数字测试模块设有和输入数据同步的外时钟、PXI底板同步时钟、DDS可控时钟、和输出数据同步的一个可供被测电路使用的输出同步时钟。

所述的PXI底板同步时钟是一个10M的时钟，是多模块同步工作时提供的一个基准时钟。

所述的DDS可控时钟是DDS芯片输出的一个步进达到0.002Hz的输入时钟。

所述的触发线包括PXI背板触发总线和PXI星型触发线。

所述的信号连接器为一个双层68针，可实现48路信号输入输出的信号连接器。

有益效果：

本实用新型采用PXI总线作为与计算机和其他板卡通讯的总线，极大地提高了数字测试模块的可靠性，可以多模块协同工作，实现多通道的数据收发。采用直接数字频率合成器（DDS）产生频率可变时钟，使模块能以灵活多变的数据速率执行测试任务,时钟变化分辨率为0.04Hz。同时利用DDS可控相位的功能实现了采样时钟的一个周期内的调节。利用PXI背板参考时钟和DDS的配合实现了多模块不同时钟频率的同步。实现了高达50M数据传输率。实现48通道数字量信号的输入/输出，各输入/输出通道相互独立且每个时钟周期可控；每通道都有单独设有大容量（1M矢量深度）存储器。针对不同的测试需要实现了灵活多样的触发控制。本实用新型通过采用FPGA芯片分别实现接口，控制单元，电路复杂度降低，整个测试模块体积极大减少，便于***集成，而且采用PXI总线结构，可以方便地集成于计算机自动测试***中。

附图说明

图1为本实用新型的原理结构框图；

图2是本实用新型中的FPGA功能单元的结构图。

具体实施方式

下面结合附图和具体实施方式对本实用新型作进一步详细地说明。

如图1所示，本基于PXI总线的数字测试模块：包括实现与PXI总线可靠通讯的PXI接口电路、EEPROM、FPGA功能电路部分、DDS模块、数据输入SRAM、输入输出控制SRAM、数据输出SRAM、输出驱动器、输入驱动器、信号连接器;

本数字测试模块的PXI接口电路利用PCI9030芯片构造PXI接口,负责把PXI总线上的数据和命令传送到模块的FPGA功能电路，并且把数字测试模块中的数据和对处理器的请求传送到PXI总线。PXI总线的地址总线、数据总线、控制总线经过 PCI9030之后，简化为简单的本地控制逻辑输出本地地址总线、数据总线、控制总线和FPGA功能电路进行通讯；

EEPROM用于存储PXI接口电路的初始化信息，并在***复位后为PXI接口电路装入初始化信息初始化接口电路的配置寄存器；

PXI背板触发总线和PXI星型触发线传送到FPGA功能电路，经过内部逻辑电路处理用于多模块的同步触发工作。

FPGA功能电路部分包括总线接口控制单元、中央译码控制单元、地址产生单元、时钟选择单元、ZBT RAM控制单元、多模块同步控制单元、触发控制单元，如图2所示；

DDS模块接收FPGA功能电路部分提供的数据与参考时钟，为***工作提供精确可调节的输出时钟；包括数据输入SRAM、输入输出控制SRAM、数据输出SRAM，三片SRAM完成输入数据、输出数据、位控数据的存储与收发。三片SRAM的时钟控制线、数据线、地址线都是由FPGA功能电路里的ZBT RAM控制单元产生；

输出驱动器和输入驱动器，保证了激励输出有较大的驱动电流和激励响应之间的高速切换；

信号连接器为一个双层68针高密度信号连接器，实现了48路信号的输入输出。

工作过程如下：控制软件在主控计算机上运行，测试数据和位控数据在计算机上编辑或由波形生成工具生成；数据通过PXI总线经过PXI接口电路传送给FPGA功能电路，然后存入模块的数据输出SRAM和数据输入输出控制SRAM中；使用者根据需要，确定数据发送速率、数据长度、数据内容和输出起始位置、触发方式控制命令，通过PXI总线发送到数字测试模块；最后数字测试模块三块SRAM在同一个时钟节拍下协同工作，数据流经过输出驱动器和信号连接器发到指定的数字电路中，与此同时采集响应数据经过输入驱动器储存在数据输入SRAM中。测试完毕后把数据输入SRAM中的数据上传到上位机上，进行处理与分析。

如图2所示，PXI总线接口控制单元设计严格遵守PXI总线规范。接口控制单元接收PXI总线的地址线、数据线、控制线实现用户接口逻辑，包括地址/数据信号、I/O读写信号以及等待周期产生逻辑和总线控制逻辑 。

中央译码控制单元用于接收由PXI接口控制单元中发送的片选信号、写信号、读信号、地址信号和数据信号，根据这些信号产生各个功能寄存器的读写控制信号，进而控制地址产生单元、时钟选择单元、ZBT RAM控制单元以一定的工作方式进行工作。

地址产生单元接收中央译码控制单元的读写控制信号，为ZBT RAM控制单元提供地址。地址产生单元支持置数、清零、跳转功能，从而使数字测试模块具备从任意初始地址输入输出数据，循环工作输入输出数据，指定长度输入输出数据的功能。

为了保证模块能以灵活多样的方式输出数据，设计了时钟选择单元。本数字测试模块支持外时钟、PXI底板同步时钟、DDS可控时钟的时钟输入选择模式和输出一个模块工作同步时钟的输出模式。外时钟是一个和输入数据同步的时钟，可以使模块准确采集输入数据。PXI底板同步时钟是一个10M的时钟，是多模块同步工作时提供的一个基准时钟；DDS可控时钟是DDS芯片输出的一个步进达到0.002Hz的一个高精度输入时钟。输出同步时钟是和输出数据同步的一个可供被测电路使用的一个时钟。

ZBT RAM控制单元其内部包括了以下4个功能模块：接口信号传输模块、流水线延时控制模块、地址数据输出模块、数据存储模块。在这4个功能模块中．起到控制作用的是流水线延时控制模块和数据存储模块。流水线延时控制模块将输入数据延迟了2个时钟周期，同时也将读写控制信号延时两个时钟周期以与延时后的输入数据同步。延时后的读写控制信号将提供给数据存储模块进行数据读写的双向控制。ZBT RAM控制单元接收地址产生单元提供的地址信号、时钟选择单元提供的时钟信号、触发控制单元提供的触发信号经过内部4个模块的处理形成符合SRAM 工作时序的控制信号控制SRAM芯片以一定的模式进行工作。

多模块同步控制单元是在FPGA内部实现多通道扩展、同步工作、实时采集的功能。由于数字测试可能遇到通道数多的情况，PXI数字测试模块支持以模块化组合来扩展通道数量的能力，这样，在实际应用中用户如果通道数量不足，按需要扩展相应数目的模块即可。多个PXI 总线数字测试模块组成一个数字测试子***。各个PXI 总线数字测试模块必须同步工作，PXI机箱背板已经提供了一个10M的参考时钟而各个数字测试模块工作时钟由背板参考时钟作为基准时钟通过直接数字频率合成器即DDS 产生。由于各个模块采用自己的DDS 芯片，这样就出现了多片DDS 芯片输出多路时钟信号的同步问题。为了实现多片DDS 芯片输出信号波形相位同步，必须保证所有的DDS 芯片在同一个***时钟节拍下工作， 在对DDS 芯片进行控制编程时，写入DDS 芯片的数据首先被缓存在内部的I/O 缓冲寄存器中，不会影响到DDS 芯片的工作状态；只有当DDS 芯片的更新时钟信号的上升沿到来时，触发I/O 缓冲寄存器把数据传送给内部控制寄存器以后才改变DDS 芯片的工作状态。更新时钟信号可以由用户提供外部更新时钟。在这种测试情况下需要选择一个模块作为主模块，其他模块为从模块。上位机控制主模块产生一个更新时钟信号，更新时钟信号经过PXI机箱背板触发线传到各个从模块，从而实现各个模块的时钟同步。时钟同步完成以后，主模块通过PXI背板触发总线发送一个精确的触发信号，从而实现了多模块的同步工作。

触发控制单元是把触发信号传到ZBT RAM控制单元进而控制SRAM的触发操作。本数字测试模块支持多种触发方式，分别为外部输入信号触发、PXI背板触发总线触发和PXI星型触发线触发。其中外部输入信号触发又可分为外部输入信号电平触发、外部输入信号上升沿触发、外部输入信号下降沿触发、输入信号触发序列触发。灵活准确的触发能力，可以在任何需要的时刻启动模块进行工作，向被测***发送测试激励序列并采集被测***返回的响应矢量序列，这对捕获和分析被测***的当前逻辑状态有重要的意义。

Claims (6)

1.一种基于PXI总线的数字测试模块，其特征在于：包括实现与PXI总线可靠通讯的PXI接口电路、EEPROM、FPGA功能电路部分、DDS模块、数据输入SRAM、输入输出控制SRAM、数据输出SRAM、输出驱动器、输入驱动器、信号连接器;

PXI接口电路利用PCI9030芯片构造PXI接口,负责把PXI总线上的数据和命令传送到模块的FPGA功能电路，并且把模块中的数据和对处理器的请求传送到PXI总线；PXI总线的地址总线、数据总线、控制总线经过 PCI9030之后，简化为简单的本地控制逻辑输出本地地址总线、数据总线、控制总线和FPGA功能电路进行通讯；

EEPROM用于存储PXI接口电路的初始化信息，并在***复位后为PXI接口电路装入初始化信息，初始化PXI接口电路的配置寄存器；

PXI背板触发总线和PXI星型触发线传送到FPGA功能电路;

FPGA功能电路部分包括总线接口控制单元、中央译码控制单元、地址产生单元、时钟选择单元、ZBT RAM控制单元、多模块同步控制单元、触发控制单元；

DDS模块接收FPGA功能电路提供的数据与参考时钟，为***工作提供可调节的输出时钟；

数据输入SRAM、输入输出控制SRAM、数据输出SRAM完成输入数据、输出数据、位控数据的存储与收发；三片SRAM的时钟控制线、数据线、地址线都是由FPGA功能电路部分里的ZBT RAM控制单元产生；

输出驱动器和输入驱动器，用于确保激励输出有较大的驱动电流和激励响应之间的高速切换；

信号连接器用于信号的输入输出；

控制软件在主控计算机上运行，测试数据和位控数据在计算机上编辑或由波形生成工具生成；数据通过PXI总线经过PXI接口电路传送给FPGA功能电路，然后存入数据输出SRAM和数据输入输出控制SRAM中；使用者确定的数据发送速率、数据长度、数据内容和输出起始位置、触发方式的控制命令通过PXI总线发送到数字测试模块；最后数据输入SRAM、输入输出控制SRAM、数据输出SRAM在同一个时钟节拍下协同工作，数据经过输出驱动器和信号连接器发到指定的数字电路中，与此同时采集响应数据经过输入驱动器储存在数据输入SRAM中；测试完毕后把数据输入SRAM中的数据上传到上位机上。

2.根据权利要求1所述的一种基于PXI总线的数字测试模块，其特征在于：所述的总线接口控制单元接收PXI总线的地址线、数据线、控制线实现用户接口逻辑，包括地址/数据信号、I/O读写信号以及等待周期产生逻辑和总线控制逻辑；

中央译码控制单元用于接收由总线接口控制单元中发送的片选信号、写信号、读信号、地址信号和数据信号，根据这些信号产生各个功能寄存器的读写控制信号，进而控制地址产生单元、时钟选择单元、ZBT RAM控制单元；

地址产生单元接收中央译码控制单元的读写控制信号，为ZBT RAM控制单元提供地址,

地址产生单元支持置数、清零、跳转功能，从而使数字测试模块具备从任意初始地址输入输出数据，循环工作输入输出数据，指定长度输入输出数据的功能;

时钟选择单元用于确保数字测试模块以机动的方式输出数据；

ZBT RAM控制单元内部包括接口信号传输模块、 流水线延时控制模块、 地址数据输出模块、 数据存储模块；在这四个功能模块中．起到控制作用的是流水线延时控制模块和数据存储模块；流水线延时控制模块将输入数据延迟了2个时钟周期，同时也将读写控制信号延时两个时钟周期以与延时后的输入数据同步；延时后的读写控制信号将提供给数据存储模块进行数据读写的双向控制；ZBT RAM控制单元接收地址产生单元提供的地址信号、时钟选择单元提供的时钟信号、触发控制单元提供的触发信号经过接口信号传输模块、 流水线延时控制模块、 地址数据输出模块、 数据存储模块的处理形成符合SRAM 工作时序的控制信号，控制SRAM芯片工作；

多模块同步控制单元用于在多个PXI 总线数字测试模块组成一个数字测试子***时，在FPGA内部实现多通道扩展、同步工作、实时采集的功能；

触发控制单元是把触发信号传到ZBT RAM控制单元进而控制SRAM的触发操作。

3. 根据权利要求1所述的一种基于PXI总线的数字测试模块，其特征在于：设有和输入数据同步的外时钟、PXI底板同步时钟、DDS可控时钟、和输出数据同步的一个可供被测电路使用的输出同步时钟。

4.根据权利要求3所述的一种基于PXI总线的数字测试模块，其特征在于：所述的PXI底板同步时钟是一个10M的时钟，是多模块同步工作时提供的一个基准时钟。

5.根据权利要求3所述的一种基于PXI总线的数字测试模块，其特征在于：所述的DDS可控时钟是DDS芯片输出的一个步进达到0.002Hz的输入时钟。

6.根据权利要求1所述的一种基于PXI总线的数字测试模块，其特征在于：所述的信号连接器为一个双层68针，可实现48路信号输入输出的信号连接器。

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