CN201797518U - 3g移动通信接入网数字***级联实现的装置 - Google Patents
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Abstract
本实用新型是一种3G移动通信接入网数字***级联实现的装置，其前端接口和后端接口是激光器，数据存储及CPRI协议解析处理单元采用FPGA现场可编程门阵列模块，由ARM模块对FPGA模块控制；FPGA现场可编程门阵列中包括：第一串/并转换模块、CPRI协议解析模块、第一并/串转换模块、CPRI协议组帧模块、DPRAM数据缓存模块、同步检测模块、数据合成模块，FPGA模块实现两路上行数据的合并，其中以下一级远端上行10ms数据帧头为基准，使用1个FPGA内部DPRAM缓存本级上行数据，通过调节DPRAM的输出时刻实现两级上行10ms数据帧头对齐，利用逻辑相加运算实现两路上行数据合并，为级联中的下一级远端提供正常的上行数据通道，实现多级远端级联功能。
Description
技术领域
本实用新型涉及一种3G移动通信接入网数字***级联实现的装置，属于光网络数字通讯技术领域，特别是光网络数字通讯级联装置。
背景技术
随着城市里移动用户的飞速增加以及高层建筑越来越多，话务密度和覆盖要求也不断上升，这些建筑物规模大、质量好，对移动电话信号有很强的屏蔽作用。在大型建筑物的底层、地下商场、地下停车场等环境下，移动通信信号弱，手机无法正常使用，形成了移动通信的盲区和阴影区；在中间楼层，由于来自周围不同基站信号的重叠，产生乒乓效应，手机频繁切换，甚至掉话，严重影响了手机的正常使用；在建筑物的高层，由于受基站天线的高度限制，无法正常覆盖，也是移动通信的盲区。如果采用传统的电缆+干线放大器的解决方案，需要铺设大量的电缆，成本高昂，同时需要增加干线放大器补偿电缆带来的功率损耗，在进一步增加成本的同时，也增加了基站上行信号的干扰，影响了基站覆盖效果，减小基站覆盖半径。
而由于***具有传输损耗小、成本低廉、不会引入新的干扰等优点，特别适合于室内覆盖***，一端(近端)配合射频模块完成对基站信号的获取和发送，另一端(远端)配合射频模块完成对手机信号的获取和发送，近端与远端之间的数据传送采用CPRI(The Common Public Radio Interface，通用公共无线电接口)标准光接口，两端配合起来实现基站信号拉远覆盖至室内热点区域，解决第三代移动通信***室内覆盖的难题，具有较好的社会效益和经济效益。
近端与远端之间可以有星型、链型、环型等多种连接方式，以满足网络灵活组网的需求，适应广泛的应用场合。对于铁路、高速公路、海岸线等窄长底线，可以通过远端间的级联，并采用定向天线覆盖，远端级联示意图如附图1所示。远端级联实现的难点在上行链路，各级远端需要将本级和下一级的上行数据合并后再发送给上一级或近端，传统的方法是使用4个高深度存储单元分别缓存本级和下一级上行链路中的AXC(Antenna Carrier，天线载波)和C&M(Control and Management，控制和管理)数据，然后根据CPRI协议分时发送4个存储单元中的数据，该方法需要的资源多，时序控制复杂，不利于***小型化，进而增加产品成本压力。
发明内容
本实用新型目的是为了克服传统方法存在的缺陷，提供一种资源少、实现简单、稳定性高、有利于***小型化的3G移动通信接入网数字***级联实现的装置。
本实用新型的技术方案：本实用新型的3G移动通信接入网数字***级联实现的装置依次包括前端接口、数据存储及CPRI协议解析处理单元、后端接口，其前端接口和后端接口是激光器，数据存储及CPRI协议解析处理单元采用FPGA模块，由ARM模块对FPGA模块控制；第一激光器负责下行链路数据的接收和上行链路数据的发送，以完成本级远端与近端或上一级远端的通信；FPGA模块中包括：CPRI协议解析处理单元、同步检测模块、数据合成模块、DPRAM数据缓存模块、CPRI协议组帧模块；具体为：
(1)与近端或上一级远端连接的第一激光器通过第一串/并转换模块与CPRI协议解析处理单元通信连接；
(2)CPRI协议解析处理单元的输出通过第一并/串转换模块与第二激光器连接，第二激光器与下一级远端通信连接；
(3)第二激光器的输出通过第二串/并转换模块与同步检测模块连接；
(4)同步检测模块的输出分别与数据合成模块和DPRAM数据缓存模块连接；
(5)数据合成模块的输出通过第二并/串转换模块与第一激光器连接；
(6)ARM模块与CPRI协议组帧模块通信连接；CPRI协议组帧模块的输出与DPRAM数据缓存模块连接；DPRAM数据缓存模块与数据合成模块连接；
(7)CPRI协议组帧模块的输入还与各级远端AXC数据线连接。
本实用新型的优点：核心处理芯片FPGA使用的资源少、功耗低，稳定性高，且利于实现和调试。
附图说明
图1为3G移动通信接入网数字***级联实现的装置框图。
图2为本实用新型所采用的主要步骤流程图。
具体实施方式
本实用新型以DSP(Digital Signal Processing，数字信号处理)技术为核心，该装置利用FPGA(Field Programmable Gate Array，现场可编程门阵列)实现两路上行数据的合并，其中以下一级远端上行10ms数据帧头为基准，使用1个FPGA内部DPRAM(Dual Port RAM，双端口随机存取存储器)缓存本级上行数据，通过调节DPRAM的输出时刻以实现两级上行 10ms数据帧头的对齐，最后利用逻辑相加的运算方法实现两路上行数据的合并，从而为级联中的下一级远端提供正常的上行数据通道，实现多级远端级联功能。
下面结合附图对本发明作进一步说明。
在图1所示的装置中，前端接口和后端接口是激光器，数据存储及CPRI协议解析处理单元采用FPGA模块，由ARM模块对FPGA模块控制；第一激光器负责下行链路数据的接收和上行链路数据的发送，以完成本级远端与近端或上一级远端的通信；FPGA模块中包括：
1)第一、第二串/并转换模块，负责完成将高速差分串行信号转换成并行数据，并完成8B/10B解码；
2)CPRI协议解析模块，负责接收来自近端或者上一级远端的数据，提取出本级所需的AXC和C&M数据，同时将下行完整的CPRI数据帧转发给下一级远端；
3)第一、第二并/串转换模块，负责完成将并行数据转换成高速差分串行信号，并完成8B/10B编码；
4)CPRI协议组帧模块，负责将本级AXC和C&M数据按照CPRI协议组成本级上行10ms帧1，发送给DPRAM数据缓存模块；
5)DPRAM数据缓存模块，负责缓存本级上行10ms帧1，以根据下一级上行数据调整本级上行数据时延，在下一级上行10ms数据帧头到来时从DPRAM读出本级上行10ms数据，然后通过寄存器微调以实现两级上行数据的对齐，该模块输出的数据发送给数据合成模块；
6)同步检测模块，负责检测下一级上行10ms数据帧头，输出给DPRAM数据缓存模块触发DPRAM的读使能，同时将下一级上行10ms数据帧1发送给数据合成模块；
7)数据合成模块，负责将本级上行10ms数据帧2和下一级上行10ms数据帧2进行数据合并，具体方法是将本级上行10ms数据帧2中其它各级远端AXC和C&M数据全部清零，只保留CPRI协议中的定时控制信息和本级AXC和C&M数据，相应地，将下一级上行10ms数据帧2中用于发送本级AXC和C&M的数据全部清零，然后将两路数据在时间上串行相加即可完成数据合成，得到一个上行10ms数据帧发送给近端或上一级远端；
ARM现场可编程门阵列模块负责从C&M通道接收近端配置下来的控制信息，并通过寄存器配置给FPGA模块；
第二激光器负责下行链路数据的发送和上行链路数据的接收，以完成本级远端与下一级远端的通信。
在图1所示的装置中，各级远端C&M数据在CPRI 10ms数据帧的HDLC通道分时传输，对于行链路，由于10ms数据帧采用广播方式传送，所以 不需要对下行C&M数据调度。但是对于上行链路，在对两路上行C&M数据合成时，需要采用调度机制避免两路同时上传的C&M数据产生冲突。具体的方法是实时检测本级是否需要发送上行C&M数据，如果有则优先发送本级上行C&M数据，而缓存下一级上行C&M数据，直到本级上行C&M数据发送完毕HDLC通道处于空闲状态，再重新发送下一级上行C&M数据。
FPGA的数据合成模块负责将本级上行10ms数据帧2和下一级上行10ms数据帧2进行数据合并，具体方法是将本级上行10ms数据帧2中其它各级远端AXC和C&M数据全部清零，只保留CPRI协议中的定时控制信息和本级AXC和C&M数据，相应地，将下一级上行10ms数据帧2中用于发送本级AXC和C&M的数据全部清零，然后将两路数据在时间上串行相加即可完成数据合成，得到一个上行10ms数据帧发送给近端或上一级远端。
在数据合成前需要对两个上行10ms数据帧头的距离进行判断，需要使用FPGA内部***工作时钟122.88MHz信号作为基准进行测量。FPGA接收来自下一级上行数据，以下一级10ms数据帧头的上升沿启动FPGA内设置的计数器开始计数，同时FPGA还接收本级上行数据，以本级10ms数据帧头的上升沿终止计数器计数，此时计数器内所统计的122.88MHz时钟的数量就是两帧头之间的距离d。
确定好两帧头的距离d后，FPGA根据本级和下级数据缓存模块中存储器深度的确定一个阈值，当d小于阈值时，表明两帧头间的距离较小，DPRAM数据缓存模块有能力将本级上行10ms数据帧完整接收并调整到与下一级上行10ms数据帧对齐。当d大于阈值时，表明两帧头之间的距离较远，DPRAM数据缓存模块无法将本级上行10ms数据帧完整接收并调整到与下一级上行10ms数据帧对齐，最终将丢弃下一级上行10ms数据帧而只发送本级上行10ms数据帧。
在实际的级联中，若下一级远端能够正常启动，且与本级相连的光纤长度在合理的范围内，则两上行10ms数据帧之间的距离d必然很小，当d的值较大超过了阈值时，说明下一级还没有启动完毕，此时其上行AXC和C&M数据没有意义，因此可以不转发下一级上行数据。
本实用新型利用FPGA实现两路上行数据的合并，其中以下一级远端上行10ms数据帧头为基准，使用1个FPGA内部DPRAM(Dual Port RAM，双端口随机存取存储器)缓存本级上行数据，通过调节DPRAM的输出时刻以实现两级上行10ms数据帧头的对齐，最后利用逻辑相加的运算方法实现两路上行数据的合并，从而为级联中的下一级远端提供正常的上行数据通道，实现多级远端级联功能。
图2为本实用新型所采用的主要步骤流程图：本实用新型3G移动通信接入网数字***级联装置的实现包括以下步骤：
(1)第一激光器负责下行链路数据的接收和上行链路数据的发送，以完成本级远端与近端或上一级远端的通信。
(2)FPGA的第一串/并转换模块负责完成将高速差分串行信号转换成并行数据，并完成8B/10B解码。
(3)FPGA的第一CPRI协议解析模块负责接收来自近端或者上一级远端的数据，提取出本级所需的AXC和C&M数据，同时将下行完整的CPRI数据帧转发给下一级远端。
(4)FPGA的第二并/串转换模块负责完成将并行数据转换成高速差分串行信号，并完成8B/10B编码。
(5)第二激光器负责转发下行链路数据，以完成近端或上一级远端与下一级远端的通信。
(6)第二激光器同时负责上行链路数据的接收，以完成下一级远端与近端或上一级远端的通信。
(7)FPGA的第二串/并转换模块负责完成将高速差分串行信号转换成并行数据，并完成8B/10B解码。
(8)FPGA的第二CPRI协议解析模块负责接收来自下一级远端的数据，提取出上行10ms帧头输出给FPGA的DPRAM缓存模块，以出发该模块输出数据，同时将上行完整的10ms帧2输出给FPGA的数据合成模块。
(9)ARM模块负责从C&M通道接收近端配置下来的控制信息，并通过寄存器配置给FPGA模块。
(10)FPGA的CPRI协议组帧模块负责将本级AXC和C&M数据按照CPRI协议组成本级上行10ms帧1，发送给DPRAM数据缓存模块。
(11)FPGA的DPRAM数据缓存模块负责缓存本级上行10ms帧1，以根据下一级上行数据调整本级上行数据时延，在下一级上行10ms数据帧头到来时从DPRAM读出本级上行10ms数据，然后通过寄存器微调以实现两级上行数据的对齐，该模块输出的数据发送给数据合成模块。
(12)FPGA的数据合成模块负责将本级上行10ms数据帧2和下一级上行10ms数据帧2进行数据合并，具体方法是将本级上行10ms数据帧2中其它各级远端AXC和C&M数据全部清零，只保留CPRI协议中的定时控制信息和本级AXC和C&M数据，相应地，将下一级上行10ms数据帧2中用于发送本级AXC和C&M的数据全部清零，然后将两路数据在时间上串行相加即可完成数据合成，得到一个上行10ms数据帧发送给近端或上一级远端。
(13)FPGA的第一并/串转换模块负责完成将并行数据转换成高速差 分串行信号，并完成8B/10B编码。
(14)第一激光器负责发送上行链路数据，以完成本级远端与近端或上一级远端的通信。
上述步骤(1)到步骤(14)重复执行，就可以实现3G移动通信接入网数字***的多级级联。
本实用新型的核心是利用FPGA(Field Programmable Gate Array，现场可编程门阵列)作为芯片，与激光器、ARM模块结合实现多级远端级联功能。因此，凡是利用FPGA作为芯片，与激光器、ARM模块结合实现多级远端级联功能的，均属于本实用新型的保护范围。
Claims (1)
1.一种3G移动通信接入网数字***级联实现的装置，依次包括前端接口、数据存储及CPRI协议解析处理单元、后端接口，其特征在于：前端接口和后端接口是激光器，数据存储及CPRI协议解析处理单元采用FPGA现场可编程门阵列模块，由ARM模块对FPGA现场可编程门阵列模块控制；激光器负责下行链路数据的接收和上行链路数据的发送，以完成本级远端与近端或上一级远端的通信；FPGA现场可编程门阵列模块中包括：CPRI协议解析处理单元、同步检测模块、数据合成模块、DPRAM数据缓存模块、CPRI协议组帧模块；具体为：
(1)与近端或上一级远端连接的第一激光器通过第一串/并转换模块与CPRI协议解析处理单元通信连接；
(2)CPRI协议解析处理单元的输出通过第一并/串转换模块与第二激光器连接，第二激光器与下一级远端通信连接；
(3)第二激光器的输出通过第二串/并转换模块与同步检测模块连接；
(4)同步检测模块的输出分别与数据合成模块和DPRAM数据缓存模块连接；
(5)数据合成模块的输出通过第二并/串转换模块与第一激光器连接；
(6)ARM模块与CPRI协议组帧模块通信连接；CPRI协议组帧模块的输出与DPRAM数据缓存模块连接；DPRAM数据缓存模块与数据合成模块连接；
(7)CPRI协议组帧模块的输入还与各级远端AXC数据线连接。
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Cited By (3)
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|---|---|---|---|---|
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2009
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: WUHAN YISIDA TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: WUHAN BAITESAIER TECHNOLOGY CO., LTD. Effective date: 20130403 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 430072 WUHAN, HUBEI PROVINCE TO: 430079 WUHAN, HUBEI PROVINCE |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20130403 Address after: 430079, Jade City 411, 2504 Chu Men street, Hongshan District, Hubei, Wuhan Patentee after: Wuhan Yisida Technology Co., Ltd. Address before: 430072, Triumphal Arch square, 7 Xu Dong Road, Hongshan District, Hubei, Wuhan, China B-16-C Patentee before: Wuhan Baitesaier Technology Co., Ltd. |
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| CX01 | Expiry of patent term |
Granted publication date: 20110413 |
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