CN201522684U - 嵌入式***的功耗管理电路 - Google Patents

Abstract

本实用新型涉及一种嵌入式***的功耗管理电路，包括：功耗管理寄存器，提供至少两种模式的选择信号；中断接口，用于接入中断唤醒信号；至少两个时钟发生电路；至少两个时钟控制电路，根据模式选择信号及中断唤醒信号分别控制所述至少两个时钟发生电路的工作、关闭或被唤醒。本实用新型可以控制至少两个时钟同时工作、其中一个工作、或两个都不工作，即可以通过模式切换控制***时钟在全功、半功及无功等状态下工作，实现在限制功耗的同时，均衡考虑***处理数据要求，从而实现***以低水平功耗实现高水平性能，具有功能完善、操控方便、通用性好及成本低的特点。

Description

嵌入式***的功耗管理电路

技术领域

本实用新型涉及电子电路技术领域，具体涉及嵌入式***中的功耗管理电路。

背景技术

目前，嵌入式***已经广泛地应用于消费电子、移动计算设备、多媒体、工业自动化仪表、及便携式电子血糖仪、便携式床旁监护仪、便携式心电图(ECG)等医疗仪设备上。然而，由于***功耗的限制，嵌入式***的持续工作时间运行成本、可靠性等都受到严重影响，即功耗已经成为嵌入式***设计的主要制约因素之一。

因此，研究如何有效地提高电源使用率就变得非常重要。从硬件设计的角度来说，目前主要通过以下方法来研究降低***功耗的技术：①使用组件集成技术来降低电容；②提供多种时钟频率；③降低工作电压。其中，使用组件集成技术来降低电容和降低工作电压的技术手段在实际应用中的限制条件较多，不利推广应用；而提供多种时钟频率的技术手段虽然在个人PC中的应用较多，但其成本较高，不适于轻小、便携的电子产品。

实用新型内容

本实用新型的目的是提供一种嵌入式***的功耗管理电路，可以控制***时钟在全功、半功及无功状态下工作。

上述目的由以下技术方案实现：

一种嵌入式***的功耗管理电路，其特征在于，包括：功耗管理寄存器，提供至少两种模式的选择信号；中断接口，用于接入中断唤醒信号；至少两个时钟发生电路；至少两个时钟控制电路，根据模式选择信号及中断唤醒信号分别控制所述至少两个时钟发生电路的工作、关闭或被唤醒。

所述功耗管理寄存器具有提供模式选择信号的第一寄存位和第二寄存位；所述至少两个时钟发生电路包括第一时钟发生电路和第二时钟发生电路，所述至少两个时钟控制电路包括第一时钟控制电路和第二时钟控制电路；所述中断接口包括第一中断接口和第二中断接口。

所述第一时钟控制电路由第一反相器INV0、第二反相器INV1、第一与门AND0及第二或门OR1构成；所述第一寄存位信号和第二寄存位信号分别通过第一反相器INV0和第二反相器INV1之后作为第一与门AND0的输入，第一与门AND0的输出及由第二中断接口接入的信号作为第二或门OR1的输入，第二或门OR1输出第一时钟控制信号。

所述第一时钟发生电路由***时钟、第三反相器INV2、第一触发器DFF0及第二与门AND1构成；***时钟经第三反相器INV2后及所述第一时钟控制信号作为第一触发器DFF0的输入，第一触发器DFF0的输出及***时钟作为第二与门AND1的输入，第二与门AND1的输出作为第一时钟的输出。

所述第二时钟控制电路由第二反相器INV1、第一或门OR0及第三或门OR2构成；所述第二寄存位信号通过第二反相器INV1后作为第三或门OR2的一个输入，由第一中断接口和第二中断接口接入的信号通过第一或门OR0之后作为第三或门OR2的另一个输入，第三或门OR2输出第二时钟控制信号。

所述第二时钟发生电路由***时钟、第三反相器INV2、第二触发器DFF1及第三与门AND2构成；***时钟经第三反相器INV2后及所述第二时钟控制信号作为第二触发器DFF1的输入，第二触发器DFF1的输出及***时钟作为第三与门AND2的输入，第三与门AND2的输出作为第二时钟的输出。

所述第一中断接口连接依赖时钟的内部中断源，可以为定时器、串口、看门狗中的至少一种。

所述第二中断接口连接不依赖时钟的外部中断源。

本实用新型可以控制至少两个时钟同时工作、其中一个工作、或两个都不工作，即可以通过模式切换控制***时钟在全功、半功及无功状态下工作，实现在限制功耗的同时，均衡考虑***处理数据要求，从而实现***以低水平功耗实现高水平性能。本实用新型整体具有功能完善、操控方便、通用性好及成本低的特点。

附图说明

图1为本实用新型的模块构成图；

图2为本实用新型中采用的功耗管理寄存器的示意图；

图3为本实用新型中时钟控制电路及时钟发生电路的电路图；

图4为应用了本实用新型的便携式心电监控***的构成框图；

图5和图6分别为图3所示电路的时钟管理及时钟唤醒的时序图；

图7为本实用新型另一种实施方式的时钟控制电路及时钟发生电路的电路图。

具体实施方式

如图1所示，本实施例提供的嵌入式***的功耗管理电路包括：第一时钟发生电路、第二时钟发生电路、第一时钟控制电路、第二时钟控制电路、功耗管理寄存器及中断接口。下面结合图2、图3详细说明各部分的组成及连接关系。

如图2所示，本实施例中，配置功耗管理寄存器的idle寄存位和stop寄存位(初始设置为0，有效值为1)控制功耗管理的两种工作模式：idle模式和stop模式。其中，idle模式下外设时钟(即第二时钟)工作但内核时钟(即第一时钟)关闭；stop模式下外设时钟和内核时钟信号都被关闭。

结合图3所示，功耗管理寄存器的idle寄存位和stop寄存位的信号分别通过第一反相器INV0和第二反相器INV1之后作为第一与门AND0的输入，第一与门AND0输出stop模式控制信号(低电平有效)；stop寄存位的信号通过第二反相器INV1后得到idle模式控制信号(低电平有效)。stop模式控制信号及外部中断唤醒信号(不依赖时钟的外部中断，如面向用户的开关量采集电路)作为第二或门OR1的输入，第二或门OR1输出第一时钟控制信号；idle模式控制信号作为第三或门OR2的一个输入，内部中断唤醒信号(依赖时钟，如定时器、串口、看门狗等)和外部中断信号通过第一或门OR0之后作为第三或门OR2的另一个输入，第三或门OR2输出第二时钟控制信号。所述第一时钟控制信号和第二时钟控制信号分别提供给第一触发器DFF0和第二触发器DFF1，***时钟经第三反相器INV2后输入给第一触发器DFF0和第二触发器DFF1，第一触发器DFF0的输出及***时钟作为第二与门AND1的输入，第二触发器DFF1的输出及***时钟作为第三与门AND2的输入，第二与门AND1的输出及第三与门AND2的输出作为第一时钟和第二时钟的输出。

上述电路提供stop和idle两种工作模式的同时，提供外部和内部两种中断唤醒功能，即内部中断唤醒信号和外部中断唤醒信号通过第一或门OR0之后得到外设时钟的唤醒信号，外部中断唤醒信号还是内核时钟的唤醒信号。当时钟唤醒信号有效时(高电平有效)无论模式控制信号是否有效都会唤醒时钟。上述电路中，第一时钟控制信号通过使用***时钟下降沿同步的门控时钟电路得到第一时钟(内核时钟)，第二时钟控制信号通过使用***时钟下降沿同步的门控时钟电路得到第二时钟(外设时钟)，下降沿同步的门控时钟电路可以过滤门控时钟上组合逻辑带来的干扰。

图3所示电路的时钟管理及时钟唤醒的时序控制请分别参见图5和图6。

图4为应用了本实用新型的便携式心电监控***的构成框图。简单介绍如下：心电信号通过低噪声放大器LNA放大后进入数模转换器ADC得到心电信号的数字化数据，数据通过中断和串行接口(如spi等)连接功耗管理单元PMU和MCU；数模转换器的采样频率为1khz，而MCU(或者DSP)的处理频率为1M以上，两者之间的频率相差1000倍以上，造成MCU由于等待ADC的数据而处于空闲状态，为功耗管理提供空间。

由于MCU和ADC两者1000倍以上的频率差距，当MCU处理完一次心电信号之后，通过指令MOV PCON，#01H使功耗管理寄存器(如图2所示)的idle位配置为1。idle位为1，通过功耗管理单元，使得内核时钟停止，外设时钟正常工作，MCU处理完成的数据在外设时钟下实时传输到无线或者显示模块，MCU处于idle工作模式；标示ADC完成转换的中断信号连接到功耗管理单元的外部中断引脚上，当ADC完成下一次转换之后，ADC产生的中断信号通过功耗管理单元唤醒内核时钟，使得MCU退出idle模式，同时MCU检测到这个中断信号之后，通过指令MOV PCON，#00H使得功耗管理寄存器处于正常的工作模式，ADC通过串口完成数据的传输之后，MCU在内核时钟下进行正常的数据处理。

上述实施例提供的电路实例仅为充分公开而非限制本实用新型。可以理解的是，基于本实用新型思想，通过功耗管理寄存器提供更多的寄存位、分配更多的中断接口，以及配合更多的时钟控制电路和时钟发生电路，可以实现更多模式的功耗控制功能。例如，如图7所示，所述功耗管理寄存器还可以具有提供模式选择信号的第三寄存位；所述中断接口包括第三中断接口；所述至少两个时钟控制电路还可以包括第三时钟控制电路；所述至少两个时钟发生电路还包括第三时钟发生电路。所述第三时钟控制电路由第三反相器INV2、第四或门OR3构成，所述第三寄存位信号通过第三反相器INV2之后作为第四或门OR3的一个输入，第三中断接口接入的信号作为第四或门OR3的另一个输入，第四或门OR3输出第三时钟控制信号。所述第三时钟发生电路由***时钟、第三反相器INV2、第三触发器DFF2及第四与门AND3构成；***时钟经第三反相器INV2后及所述第三时钟控制信号作为第三触发器DFF2的输入，第三触发器DFF2的输出及***时钟作为第四与门AND3的输入，第四与门AND3的输出作为第三时钟的输出。此外，上述实施例中所述的stop模式、idle模式、内核时钟、外设时钟等仅为本实施例的特定应用下的特定称呼，不应当用于限制本实用新型。

Claims (10)

1.一种嵌入式***的功耗管理电路，其特征在于，包括：

功耗管理寄存器，提供至少两种模式的选择信号；

中断接口，用于接入中断唤醒信号；

至少两个时钟发生电路；

至少两个时钟控制电路，根据模式选择信号及中断唤醒信号分别控制所述至少两个时钟发生电路的工作、关闭或被唤醒。

2.根据权利要求1所述的嵌入式***的功耗管理电路，其特征在于，所述功耗管理寄存器具有提供模式选择信号的第一寄存位和第二寄存位；所述至少两个时钟发生电路包括第一时钟发生电路和第二时钟发生电路，所述至少两个时钟控制电路包括第一时钟控制电路和第二时钟控制电路；所述中断接口包括第一中断接口和第二中断接口。

3.根据权利要求2所述的嵌入式***的功耗管理电路，其特征在于，所述第一时钟控制电路由第一反相器(INV0)、第二反相器(INV1)、第一与门(AND0)及第二或门(OR1)构成；所述第一寄存位信号和第二寄存位信号分别通过第一反相器(INV0)和第二反相器(INV1)之后作为第一与门(AND0)的输入，第一与门(AND0)的输出及由第二中断接口接入的信号作为第二或门(OR1)的输入，第二或门(OR1)输出第一时钟控制信号。

4.根据权利要求3所述的嵌入式***的功耗管理电路，其特征在于，所述第一时钟发生电路由***时钟、第三反相器(INV2)、第一触发器(DFF0)及第二与门(AND1)构成；***时钟经第三反相器(INV2)后及所述第一时钟控制信号作为第一触发器(DFF0)的输入，第一触发器(DFF0)的输出及***时钟作为第二与门(AND1)的输入，第二与门(AND1)的输出作为第一时钟的输出。

5.根据权利要求2、3或4任意一项所述的嵌入式***的功耗管理电路，其特征在于，所述第二时钟控制电路由第二反相器(INV1)、第一或门(OR0)及第三或门(OR2)构成；所述第二寄存位信号通过第二反相器(INV1)后作为第三或门(OR2)的一个输入，由第一中断接口和第二中断接口接入的信号通过第一或门(OR0)之后作为第三或门(OR2)的另一个输入，第三或门(OR2)输出第二时钟控制信号。

6.根据权利要求5所述的嵌入式***的功耗管理电路，其特征在于，所述第二时钟发生电路由***时钟、第三反相器(INV2)、第二触发器(DFF1)及第三与门(AND2)构成；***时钟经第三反相器(INV2)后及所述第二时钟控制信号作为第二触发器(DFF1)的输入，第二触发器(DFF1)的输出及***时钟作为第三与门(AND2)的输入，第三与门(AND2)的输出作为第二时钟的输出。

7.根据权利要求2所述的嵌入式***的功耗管理电路，其特征在于，所述第一中断接口连接依赖时钟的内部中断源。

8.根据权利要求7所述的嵌入式***的功耗管理电路，其特征在于，所述内部中断源包括定时器、串口、看门狗中的至少一种。

9.根据权利要求2或7所述的嵌入式***的功耗管理电路，其特征在于，所述第二中断接口连接不依赖时钟的外部中断源。

10.根据权利要求2所述的嵌入式***的功耗管理电路，其特征在于，所述功耗管理寄存器还具有提供模式选择信号的第三寄存位；所述中断接口还包括第三中断接口；所述至少两个时钟发生电路还包括第三时钟发生电路；所述至少两个时钟控制电路包括第三时钟控制电路。

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