CN201307589Y - 多平行槽孔的球栅阵列封装构造 - Google Patents

多平行槽孔的球栅阵列封装构造 Download PDF

Info

Publication number
CN201307589Y
CN201307589Y CNU2008201791819U CN200820179181U CN201307589Y CN 201307589 Y CN201307589 Y CN 201307589Y CN U2008201791819 U CNU2008201791819 U CN U2008201791819U CN 200820179181 U CN200820179181 U CN 200820179181U CN 201307589 Y CN201307589 Y CN 201307589Y
Authority
CN
China
Prior art keywords
substrate
slotted eye
sealing bar
chip
grid array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNU2008201791819U
Other languages
English (en)
Inventor
李国源
陈永祥
邱文俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Walton Advanced Engineering Inc
Original Assignee
Walton Advanced Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Walton Advanced Engineering Inc filed Critical Walton Advanced Engineering Inc
Priority to CNU2008201791819U priority Critical patent/CN201307589Y/zh
Application granted granted Critical
Publication of CN201307589Y publication Critical patent/CN201307589Y/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Abstract

本实用新型是有关于一种多平行槽孔的球栅阵列封装构造，包含：一基板，具有上表面、下表面、第一槽孔及第二槽孔，第一槽孔与第二槽孔平行并列于基板，使得基板在第一槽孔与第二槽孔间形成芯片承座；一芯片，设置在基板的芯片承座并具有多个对准在第一槽孔内的第一焊垫及多个对准在第二槽孔内的第二焊垫；多个焊线，电性连接该些第一焊垫与该些第二焊垫至基板；一封胶体，具有本体、第一封胶条与第二封胶条，本体形成于基板的上表面以密封芯片，第一封胶条与第二封胶条分别形成于第一槽孔内与第二槽孔内并突出于下表面以密封该些焊线；以及多个外接端子，设置于基板的下表面。藉此，能在芯片承座的边缘形成应力缓冲区，避免芯片受到应力而裂损。

Description

多平行槽孔的球栅阵列封装构造
技术领域
本实用新型涉及一种半导体装置，特别是涉及一种多平行槽孔的球栅阵列封装构造。
背景技术
在众多半导体装置的封装类型中，球栅阵列封装构造(BGA，Ball GridArray)已被广泛使用，其中一种为窗口型球栅阵列封装构造(WBGA，WindowBall Girl Array)，基板开设有一贯通的中央槽孔，焊线穿过中央槽孔并电性连接基板与设置在基板上方的芯片，并用封胶体密封芯片与焊线，另外将外接端子接合至基板的下方，以使窗口型球栅阵列封装构造可对外电性接合。故窗口型球栅阵列封装构造能缩短焊线长度，适用于封装高频率运算的芯片。然而，在封胶过程中，由于基板与封胶体的热膨胀系数不一样，因此会发生基板翘曲(warpage)现象，进而作用于芯片的内应力导致碎裂或损坏。
请参阅图1及图2所示，图1是现有习知具有打线槽孔的球栅阵列封装构造的截面示意图。图2是现有习知球栅阵列封装构造的基板下表面示意图。一种现有习知球栅阵列封装构造100，主要包含一基板110、一芯片120、多数个焊线130、一封胶体140以及多数个外接端子150。该芯片120是设置于该基板110的一上表面111，该些外接端子150是设置于该基板110的一下表面112。该基板110具有一中央槽孔113，并且该下表面112在该中央槽孔113的两较长侧边设有多数个打线接垫116。该芯片120的主动面设有多数个中央焊垫121，在粘晶后显露于该中央槽孔113内，以供该些焊线130电性连接至该打线接垫116。该封胶体140形成于该基板110的该上表面111并填入该中央槽孔113，以密封该芯片120与该些焊线130。该些外接端子150设置于该基板110的该下表面112的该些外接垫119，以供对外接合。然而，该基板110与该封胶体140之间的热膨胀系数不同，或者该封胶体140在固化烘烤过程中会产生收缩，以上两者状况皆会产生内部应力使基板翘曲，此一内部应力由该基板110的周边往该中央槽孔113集中，产生应力集中点S1(如图1所示)。来自该基板110的应力集中点S1可直接传递到该芯片120的主动面，导致该芯片120的碎裂或损伤。
由此可见，上述现有的球栅阵列封装构造在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的多平行槽孔的球栅阵列封装构造，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本实用新型的主要目的在于，克服现有的球栅阵列封装构造存在的缺陷，而提供一种新型结构的多平行槽孔的球栅阵列封装构造，所要解决的技术问题是能够使基板形成有芯片承座，并在其的边缘形成应力缓冲区，以避免芯片受到基板内应力而产生碎裂或损伤，非常适于实用。
本实用新型的目的及解决其技术问题是采用以下的技术方案来实现的。依据本实用新型提出的一种多平行槽孔的球栅阵列封装构造，其包含有：一基板，具有一上表面、一下表面、一第一槽孔及一第二槽孔，其中该第一槽孔与该第二槽孔是平行并列于该基板，而使得该基板在该第一槽孔与该第二槽孔之间形成一芯片承座；一芯片，是设置在该基板的该芯片承座并具有多数个对准在该第一槽孔内的第一焊垫及多数个对准在该第二槽孔内的第二焊垫；多数个焊线，是电性连接该些第一焊垫与该些第二焊垫至该基板；一封胶体，具有一本体、一第一封胶条与一第二封胶条，该本体形成于该基板的该上表面以密封该芯片，该第一封胶条与该第二封胶条是分别形成于该第一槽孔内与该第二槽孔内并突出于该下表面以密封该些焊线；以及多数个外接端子，是设置于该基板的该下表面。
本实用新型的目的以及解决其技术问题还可以采用以下的技术措施来进一步实现。
前述的多平行槽孔的球栅阵列封装构造，其中所述的基板具有多数个外接垫，其是形成于该下表面的侧边，该些外接端子是接合于该些外接垫而不位于该第一槽孔与该第二槽孔之间。
前述的多平行槽孔的球栅阵列封装构造，其中所述的芯片承座具有一散热面，其是显露于该第一封胶条与该第二封胶条之间。
前述的多平行槽孔的球栅阵列封装构造，其中所述的芯片承座为无线路结构的板部，该基板更包含多数个打线接垫，其是设置于该基板的该下表面，并且不位于该芯片承座。
前述的多平行槽孔的球栅阵列封装构造，其中所述的芯片在该基板上的表面覆盖区是超过该芯片承座，但不超过该芯片承座、该第一封胶条与该第二封胶条的组合。
前述的多平行槽孔的球栅阵列封装构造，其中所述的芯片是不完全覆盖该第一槽孔与该第二槽孔，以使该第一封胶条与该第二封胶条分别经由该第一槽孔与该第二槽孔而一体连接至该本体。
前述的多平行槽孔的球栅阵列封装构造，其中所述的第一封胶条与该第二封胶条的一端是不延伸出该基板的边缘。
前述的多平行槽孔的球栅阵列封装构造，其中所述的第一封胶条与该第二封胶条的一端是延伸至该基板的边缘。
前述的多平行槽孔的球栅阵列封装构造，其中所述的第一封胶条与该第二封胶条为两端相连的毗邻配置，该封胶体另包含有至少一连接部，其是形成于该基板的该下表面并连接该第一封胶条与该第二封胶条的一端并延伸至该基板的边缘。
前述的多平行槽孔的球栅阵列封装构造，其中所述的连接部、该第一封胶条与该第二封胶条的连接处为Y字形。
前述的多平行槽孔的球栅阵列封装构造，其中所述的第一槽孔与该第二槽孔为U字形。
本实用新型与现有技术相比具有明显的优点和有益效果。经由以上可知，为了达到上述目的，本实用新型提供了一种多平行槽孔的球栅阵列封装构造，主要包含一基板、一芯片、多数个焊线、一封胶体以及多数个外接端子。该基板具有一上表面、一下表面、一第一槽孔及一第二槽孔，其中该第一槽孔与该第二槽孔是平行并列于该基板，而使得该基板在该第一槽孔与该第二槽孔之间形成一芯片承座。该芯片是设置在该基板的该芯片承座并具有多数个对准在该第一槽孔内的第一焊垫及多数个对准在该第二槽孔内的第二焊垫。该些焊线是电性连接该些第一焊垫与该些第二焊垫至该基板。该封胶体具有一本体、一第一封胶条与一第二封胶条，该本体形成于该基板的该上表面以密封该芯片，该第一封胶条与该第二封胶条是分别形成于该第一槽孔内与该第二槽孔内并突出于该下表面以密封该些焊线。该些外接端子是设置于该基板的该下表面。
在前述的球栅阵列封装构造中，该基板可具有多数个外接垫，其形成于该下表面的侧边，该些外接端子是接合于该些外接垫而不位于该第一槽孔与该第二槽孔之间。
在前述的球栅阵列封装构造中，该第一槽孔与该第二槽孔可位于该些外接垫之间。
在前述的球栅阵列封装构造中，该芯片承座可具有一散热面，其是显露于该第一封胶条与该第二封胶条之间。
在前述的球栅阵列封装构造中，该芯片承座可为无线路结构的板部。
在前述的球栅阵列封装构造中，该芯片在该基板上的表面覆盖区可超过该芯片承座，但不超过该芯片承座、该第一封胶条与该第二封胶条的组合。
在前述的球栅阵列封装构造中，该芯片可不完全覆盖该第一槽孔与该第二槽孔，以使该第一封胶条与该第二封胶条分别经由该第一槽孔与该第二槽孔而一体连接至该本体。
在前述的球栅阵列封装构造中，该第一封胶条与该第二封胶条的一端可不延伸出该基板的边缘。
在前述的球栅阵列封装构造中，该第一封胶条与该第二封胶条的一端可延伸至该基板的边缘。
在前述的球栅阵列封装构造中，该第一封胶条与该第二封胶条可为两端相连的毗邻配置。
在前述的球栅阵列封装构造中，该封胶体可另包含有至少一连接部，其是形成于该基板的该下表面并连接该第一封胶条与该第二封胶条的一端并延伸至该基板的边缘。
在前述的球栅阵列封装构造中，该连接部、该第一封胶条与该第二封胶条的连接处可为“Y”字形。
在前述的球栅阵列封装构造中，该基板更可包含多数个打线接垫，其设置于该基板的该下表面，并且不位于该芯片承座。
在前述的球栅阵列封装构造中，该些外接端子可包含锡球。
在前述的球栅阵列封装构造中，该第一槽孔与该第二槽孔可为“U”字形。
借由上述技术方案，本实用新型多平行槽孔的球栅阵列封装构造至少具有下列优点及有益效果：
一、藉由形成在第一槽孔与第二槽孔之间的芯片承座以及第一封胶条与第二封胶条的形成位置，能在芯片承座的边缘形成应力缓冲区，并使应力不会传递至芯片承座，避免芯片受应力而裂损。
二、由于芯片承座显露于第一封胶条与第二封胶条，能够减少热阻，使芯片产生的热能可以经由芯片承座直接散出，以提高散热效果。
三、利用第一封胶条与第二封胶条为两端相连的毗邻配置，使第一封胶条与第二封胶条围绕在芯片承座的周边，进一步避免应力传递至芯片承座。
综上所述，本实用新型是关于一种多平行槽孔的球栅阵列封装构造，包含基板、芯片、电性连接芯片与基板的焊线、密封上述元件的封胶体以及设置在基板下表面的外接端子。基板具有平行并列的多数个槽孔，基板在槽孔之间形成为一体式芯片承座。芯片设置在芯片承座并具有对准在槽孔内的焊垫。封胶体具有一本体与多数个封胶条，其中封胶条形成于槽孔内并突出于下表面。藉此，能够在芯片承座的边缘形成应力缓冲区，避免芯片受到应力而裂损。本实用新型在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知具有打线槽孔的球栅阵列封装构造的截面示意图。
图2是现有习知球栅阵列封装构造的基板下表面示意图。
图3是本实用新型的第一具体较佳实施例的一种多平行槽孔的球栅阵列封装构造的截面示意图。
图4是本实用新型的第一具体较佳实施例的多平行槽孔的球栅阵列封装构造在封胶前的基板下表面示意图。
图5是本实用新型的第一具体较佳实施例的多平行槽孔的球栅阵列封装构造在封胶后的基板下表面示意图。
图6是本实用新型的第二具体较佳实施例的另一种多平行槽孔的球栅阵列封装构造在封胶前的基板下表面示意图。
图7是本实用新型的第二具体较佳实施例的多平行槽孔的球栅阵列封装构造在封胶后的基板下表面示意图。
图8A是本实用新型的第三具体较佳实施例的另一种多平行槽孔的球栅阵列封装构造的截面示意图。
图8B是本实用新型的第三具体较佳实施例的另一种多平行槽孔的球栅阵列封装构造在封胶后的基板下表面示意图。
S1：应力集中点              S2：应力集中点
100：球栅阵列封装构造       110：基板
111：上表面                 112：下表面
113：中央槽孔               116：打线接垫
119：外接垫                 120：芯片
121：中央焊垫               130：焊线
140：封胶体                 150：外接端子
200：球栅阵列封装构造       210：基板
211：上表面                 212：下表面
213：第一槽孔               214：第二槽孔
215：芯片承座               216：打线接垫
217：散热面                 218：边缘
219：外接垫                 220：芯片
221：第一焊垫               222：第二焊垫
231：焊线               232：焊线
240：封胶体             241：本体
242：第一封胶条         243：第二封胶条
250：外接端子           300：球栅阵列封装构造
400：球栅阵列封装构造   444：连接部
具体实施方式
为更进一步阐述本实用新型为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本实用新型提出的多平行槽孔的球栅阵列封装构造其具体实施方式、结构、特征及其功效，详细说明如后。
以下将配合所附图示详细说明本实用新型的实施例，然而应该注意的是，该些图示均为简化的示意图，仅以示意方法来说明本实用新型的基本架构或实施方法，故仅显示与本案有关的元件与组合关系，图中所显示的元件并非以实际实施的数目、形状、尺寸等比例绘制，某些尺寸比例与其他相关尺寸比例或已夸张或是简化处理，以提供更清楚的描述。实际实施的数目、形状及尺寸比例为一种选置性的设计，详细的元件布局可能更为复杂。
依据本实用新型的第一具体较佳实施例，一种多平行槽孔的球栅阵列封装构造举例说明请参阅图3、图4及图5所示，图3是本实用新型的第一具体较佳实施例的一种多平行槽孔的球栅阵列封装构造的截面示意图，图4是本实用新型的第一具体较佳实施例的多平行槽孔的球栅阵列封装构造在封胶前的基板下表面示意图，图5是本实用新型的第一具体较佳实施例的多平行槽孔的球栅阵列封装构造在封胶后的基板下表面示意图。本实用新型第一较佳实施例的多平行槽孔的球栅阵列封装构造200，主要包含一基板210、一芯片220、多数个焊线231与232、一封胶体240以及多数个外接端子250。
上述的基板210，具有一上表面211、一下表面212、一第一槽孔213以及一第二槽孔214。通常该基板210可为印刷电路板，或亦可为一电路薄膜或是陶瓷基板。该上表面211为芯片设置面，而该下表面212则为外接端子的设置面。
请参阅图3及图4所示，该第一槽孔213与该第二槽孔214是平行并列于该基板210。并且，该第一槽孔213与该第二槽孔214的平行并列方式将使得该基板210在该第一槽孔213与该第二槽孔214之间形成一体连接式的芯片承座215。而该芯片承座215是用以承载该芯片220。具体而言，该第一槽孔213与该第二槽孔214为左右对称地位于该基板210的两较长侧边的中央区域。并且，该第一槽孔213与该第二槽孔214可贯穿由该上表面211至该下表面212，以供该些焊线231与232通过。该第一槽孔213与该第二槽孔214的形状可为长条状(如图4所示)。在本实施例中，该第一槽孔213与该第二槽孔214的长度大概为该基板210的长度的三分之一，但应大于该芯片220的对应侧边的长度，以产生应力阻绝的作用。本实用新型不局限该第一槽孔213与该第二槽孔214的形状与长度，可依照不同的需求设计成另一种不同的形状或可拉长以接近该基板210的长度。
请参阅图3及图4所示，该芯片承座215虽然是一体连接于该基板210，但该芯片承座215沿着该第一槽孔213与该第二槽孔214的两平行侧不会与该基板210的周边部位直接连接，故该芯片承座215较不会因该基板210翘曲而产生翘曲或变形，并且该基板210的内部应力将由该基板210的周缘止于该第一槽孔213与该第二槽孔214，不会直接传递到该芯片承座215。较佳地，该芯片承座215可以为无线路结构的板部，单纯作为粘晶之用，可以简化该基板210的内部线路设计。请参阅图3所示，该基板210更可包含多数个打线接垫216，其是设置于该基板210的该下表面212，并且不位于该芯片承座215。请参阅图4所示，该些打线接垫216是排列于该第一槽孔213与该第二槽孔214的一侧边，但可不在该芯片承座215上。
上述的芯片220，请参阅图3所示，设置在该基板210的该芯片承座215。该芯片220具有多数个第一焊垫221与多数个第二焊垫222，该些第一焊垫221与该些第二焊垫222可分别排列于该芯片220的一主动面的两相对侧边。并且，该些第一焊垫221是对准在该第一槽孔213内，该些第二焊垫222是对准在该第二槽孔214内。该芯片承座215的尺寸是稍小于该芯片220的尺寸，以不覆盖该些第一焊垫221与该些第二焊垫222，以使该些第一焊垫221与该些第二焊垫222分别显露在该第一槽孔213与该第二槽孔214。此外，较佳地，该芯片承座215仍应有一适当的尺寸下限，以避免该芯片220粘附于该基板210在该芯片承座215之外的其它部位，以防止产生经由粘晶胶的应力传递路径。
上述的多数个焊线231与232，请参阅图3所示，该些焊线231是通过该第一槽孔213而电性连接该些第一焊垫221至该基板210邻近该第一槽孔213的打线接垫216。该些焊线232是通过该第二槽孔214而电性连接该些第二焊垫222至该基板210的邻近该第二槽孔214的打线接垫216。具体而言，该些焊线231与232可为打线技术形成。
上述的封胶体240，请参阅图3所示，具有一本体241、一第一封胶条242与一第二封胶条243。该封胶体240可为模压方式形成，依预定形状的上下模具形成该封胶体240，其具有良好抗水气特性与电绝缘性。
该本体241，形成于该基板210的该上表面211以密封该芯片220。该本体241的形状如同一般的模封胶体，可完全密封该芯片220。在不同实施例中，该本体241或可仅局部密封该芯片220的侧面，以显露出该芯片220的背面，以增强芯片的直接散热效果。
该第一封胶条242，形成于该第一槽孔213内并突出于该下表面212，以密封该些焊线231。
该第二封胶条243，形成于该第二槽孔214内并突出于该下表面212，以密封该些焊线232。
在本实施例中，该第一封胶条242与该第二封胶条243的厚度可小于该本体241的厚度，且亦小于该些外接端子250的高度。请参阅图5所示，该第一封胶条242与该第二封胶条243的一端可以延伸至该基板210的边缘218，有利于控制压模时的下模流速度，以形成该第一封胶条242与该第二封胶条243，不会有胶填不满的孔洞或缺角。请参阅图3及图4所示，该芯片220可不完全覆盖该第一槽孔213与该第二槽孔214，以使该第一封胶条242与该第二封胶条243分别经由该第一槽孔213与该第二槽孔214而一体连接至该本体241。也就是说，该本体241、该第一封胶条242与该第二封胶条243可为相同材料且同时在一模压过程中形成。此外，该芯片220在该基板210上的表面覆盖区可超过该芯片承座215，但不超过该芯片承座215、该第一封胶条242与该第二封胶条243的组合，故该芯片220不以粘晶胶粘着于该基板210除了该芯片承座215之外的其它部位。因此，该第一槽孔213与该第二槽孔214可作为该基板210至该芯片220的应力阻绝线。请参阅图3所示，该芯片承座215可具有一散热面217，其显露于该第一封胶条242与该第二封胶条243之间，藉以提升该芯片220的散热效果。具体而言，该芯片承座215可形成有如铜、铝、石墨等高热传导材料。
上述的多数个外接端子250，请参阅图3所示，是设置于该基板210的该下表面212。通常该些外接端子250是作为输入/输出端(input/outputterminals，I/O)，例如锡球，藉以使得载设于该球栅阵列封装构造200中的该芯片220得与外界装置形成电性连接关系。本实用新型的该球栅阵列封装构造200另外可运用于动态随机存取存储器芯片(DRAM，DynamicRandom Access Memory)或其它集成电路芯片的封装，并可封装多颗芯片为多芯片封装(MCP，Multi-Chip Packaging)架构。在本实施例中，该些外接端子250可包含锡球。更具体地，该基板210可具有多数个外接垫219，其形成于该下表面212的侧边。该些外接端子250是接合于该些外接垫219而不位于该第一槽孔213与该第二槽孔214之间。该些外接垫219可呈阵列方式排列在该基板210的两较长侧边。请参阅图4所示，该第一槽孔213与该第二槽孔214可位于该些外接垫219之间。
因此，该芯片承座215较不会因该基板210的翘曲，导致变形。再如图3所示，该基板210内部应力会产生应力集中点S2，其是位于该第一槽孔213与该第二槽孔214非属于该芯片承座215的侧边，不会直接传递到该芯片220。并藉由该第一封胶条242与该第二封胶条243的形成位置，阻绝内部应力传递到该芯片承座215与该芯片220。因此，来自该基板210的内部应力会停止于该第一封胶条242与该第二封胶条243，能进一步避免该芯片承座215翘曲也大幅降低该芯片220受到的应力。即使该基板210的周边部位产生翘曲，该芯片220也不会受应力影响而造成损伤。此外，该第一封胶条242与该第二封胶条243仅局部覆盖该基板210的该下表面212，并使该芯片承座215的该散热面217显露，故能减少热阻，使该芯片220产生的热能可经由该芯片承座215直接散出，以提高散热效果。
依据本实用新型的第二具体较佳实施例，另一种多平行槽孔的球栅阵列封装构造300举例说明请参阅图6、图7所示，图6是本实用新型的第二具体较佳实施例的另一种多平行槽孔的球栅阵列封装构造在封胶前的基板下表面示意图，图7是本实用新型的第二具体较佳实施例的多平行槽孔的球栅阵列封装构造在封胶后的基板下表面示意图。本实用新型第二较佳实施例的多平行槽孔的球栅阵列封装构造300，所包含的主要元件与该第一具体较佳实施例的基板210、芯片220、焊线、封胶体及外接端子大致相同，故以第一具体较佳实施例的元件符号标示并简略说明。
该基板210具有平行并列的一第一槽孔213以及一第二槽孔214，并在该第一槽孔213与该第二槽孔214之间形成有一芯片承座215。请参阅图6所示，该芯片220具有多数个第一焊垫221以及多数个第二焊垫222，其中该些第一焊垫221与该些第二焊垫222分别显露于该第一槽孔213与该第二槽孔214。该些第一焊垫221与该些第二焊垫222位于该芯片220的两相对侧边，并分别排列成U形。在本实施例中，该第一槽孔213与该第二槽孔214可为两边长度较短的U字形(如图6所示)，用以具体限定该芯片承座215的形状，并有利于基板内应力的阻绝。
请参阅图7所示，该封胶体的一第一封胶条242与一第二封胶条243形成于该下表面212。在本实施例中，该第一封胶条242与该第二封胶条243的一端可不延伸出该基板210的边缘218，有助于导出在该第一封胶条242与该第二封胶条243之间的热空气。因此，在该芯片承座215沿着该第一槽孔213与该第二槽孔214的两侧因被该第一封胶条242与该第二封胶条243所包覆，以形成应力阻绝作用，藉以避免该基板210变形而导致该芯片220的碎裂或损害。
依据本实用新型的第三具体较佳实施例，另一种多平行槽孔的球栅阵列封装构造400举例说明请参阅图8A及图8B所示，图8A是本实用新型的第三具体较佳实施例的另一种多平行槽孔的球栅阵列封装构造的截面示意图，图8B是本实用新型的第三具体较佳实施例的另一种多平行槽孔的球栅阵列封装构造在封胶后的基板下表面示意图。本实用新型第三较佳实施例的多平行槽孔的球栅阵列封装构造400，所包含的主要元件与该第一具体实施例的基板210、芯片220、焊线231与232、封胶体240以及外接端子250大致相同，故以第一具体实施例的元件符号加以标示，并简略说明。
请参阅图8A所示，该基板210具有平行并列的一第一槽孔213以及一第二槽孔214，并使该基板210在该第一槽孔213与该第二槽孔214之间形成一芯片承座215。该芯片220是设置在该芯片承座215。该第一槽孔213显露该芯片200的多数个第一焊垫221；该第二槽孔214显露该芯片200的多数个第二焊垫222。该些焊线231与232可以分别经由该第一槽孔213与该第二槽孔214，以电性连接该些第一焊垫221与该些第二焊垫222至该基板210。该封胶体240具有一本体241、一第一封胶条242与一第二封胶条243，用以密封该芯片220以及该些焊线231与232。该些外接端子250设置于该基板210的该下表面212。
请参阅图8B所示，该第一封胶条242与该第二封胶条243可以为两端相连的毗邻配置。在本实施例中，该封胶体240可另包含有至少一连接部444，其是形成于该基板210的该下表面212并连接该第一封胶条242与该第二封胶条243的一端并延伸至该基板210的边缘218。该连接部444、该第一封胶条242与该第二封胶条243的连接处可为Y字形，以构成一应力阻绝环。因此，该芯片承座215不会受到来自该基板210周边的内部应力，更避免了应力直接传递至该芯片220而造成该芯片220的碎裂或损害。
以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员在不脱离本实用新型技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。

Claims (11)

1、一种多平行槽孔的球栅阵列封装构造，其特征在于其包含：
一基板，具有一上表面、一下表面、一第一槽孔及一第二槽孔，其中该第一槽孔与该第二槽孔是平行并列于该基板，而使得该基板在该第一槽孔与该第二槽孔之间形成一芯片承座；
一芯片，是设置在该基板的该芯片承座并具有多数个对准在该第一槽孔内的第一焊垫及多数个对准在该第二槽孔内的第二焊垫；
多数个焊线，是电性连接该些第一焊垫与该些第二焊垫至该基板；
一封胶体，具有一本体、一第一封胶条与一第二封胶条，该本体形成于该基板的该上表面以密封该芯片，该第一封胶条与该第二封胶条是分别形成于该第一槽孔内与该第二槽孔内并突出于该下表面以密封该些焊线；以及
多数个外接端子，是设置于该基板的该下表面。
2、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的基板具有多数个外接垫，其是形成于该下表面的侧边，该些外接端子是接合于该些外接垫而不位于该第一槽孔与该第二槽孔之间。
3、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的芯片承座具有一散热面，其是显露于该第一封胶条与该第二封胶条之间。
4、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的芯片承座为无线路结构的板部，该基板更包含多数个打线接垫，其是设置于该基板的该下表面，并且不位于该芯片承座。
5、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的芯片在该基板上的表面覆盖区是超过该芯片承座，但不超过该芯片承座、该第一封胶条与该第二封胶条的组合。
6、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的芯片是不完全覆盖该第一槽孔与该第二槽孔，以使该第一封胶条与该第二封胶条分别经由该第一槽孔与该第二槽孔而一体连接至该本体。
7、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的第一封胶条与该第二封胶条的一端是不延伸出该基板的边缘。
8、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的第一封胶条与该第二封胶条的一端是延伸至该基板的边缘。
9、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的第一封胶条与该第二封胶条为两端相连的毗邻配置，该封胶体另包含有至少一连接部，其是形成于该基板的该下表面并连接该第一封胶条与该第二封胶条的一端并延伸至该基板的边缘。
10、根据权利要求9所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的连接部、该第一封胶条与该第二封胶条的连接处为Y字形。
11、根据权利要求1所述的多平行槽孔的球栅阵列封装构造，其特征在于其中所述的第一槽孔与该第二槽孔为U字形。
CNU2008201791819U 2008-11-25 2008-11-25 多平行槽孔的球栅阵列封装构造 Expired - Lifetime CN201307589Y (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNU2008201791819U CN201307589Y (zh) 2008-11-25 2008-11-25 多平行槽孔的球栅阵列封装构造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNU2008201791819U CN201307589Y (zh) 2008-11-25 2008-11-25 多平行槽孔的球栅阵列封装构造

Publications (1)

Publication Number Publication Date
CN201307589Y true CN201307589Y (zh) 2009-09-09

Family

ID=41100056

Family Applications (1)

Application Number Title Priority Date Filing Date
CNU2008201791819U Expired - Lifetime CN201307589Y (zh) 2008-11-25 2008-11-25 多平行槽孔的球栅阵列封装构造

Country Status (1)

Country Link
CN (1) CN201307589Y (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054708B (zh) * 2009-10-28 2012-12-12 联致科技股份有限公司 形成窗式球栅数组封装预基板的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054708B (zh) * 2009-10-28 2012-12-12 联致科技股份有限公司 形成窗式球栅数组封装预基板的方法

Similar Documents

Publication Publication Date Title
JP3762844B2 (ja) 対向マルチチップ用パッケージ
CN103426839B (zh) 半导体封装
CN103915405A (zh) 半导体器件和制造半导体器件的方法
CN101740528B (zh) 增进散热的无外引脚式半导体封装构造及其组合
CN106158785A (zh) 散热型封装结构及其散热件
CN201725791U (zh) 小外形集成电路封装结构的引线框及封装器件
US7692311B2 (en) POP (package-on-package) device encapsulating soldered joints between external leads
US7902663B2 (en) Semiconductor package having stepwise depression in substrate
CN201307589Y (zh) 多平行槽孔的球栅阵列封装构造
CN201490179U (zh) 电路板结构
CN101414601B (zh) 保护外引脚之间焊点的半导体封装堆叠组合构造
TW201308548A (zh) 小基板多晶片記憶體封裝構造
CN104167403A (zh) 多脚封装的引线框架
CN101499444B (zh) 散热型多穿孔半导体封装构造
CN100481407C (zh) 晶片上引脚球格阵列封装构造
CN102332410A (zh) 一种芯片的封装方法及其封装结构
CN101431066B (zh) 具有可移动外接端子的半导体封装堆叠组合结构
CN102832190B (zh) 一种倒装芯片的半导体器件及制造方法
TW200840002A (en) Leadframe and flip-chip semiconductor package having leadframe-based chip carrier
CN101685809A (zh) 半导体封装件及其导线架
US7504714B2 (en) Chip package with asymmetric molding
CN102376666B (zh) 一种球栅阵列封装结构及其制造方法
CN211238226U (zh) 功率半导体封装器件
CN202957237U (zh) 一种芯片封装结构
CN103871979A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20090909

CX01 Expiry of patent term