发明内容
本实用新型的目的是提供一种基于IP组播的嵌入式数字电视码流监测设备,能减少监测设备的体积,便于携带,操作方便,降低成本,省电节能,可靠性大大提高。
本实用新型所采用的技术方案是:一种基于IP组播的嵌入式数字电视码流监测设备,包括:码流接收模块,包含QAM/QPSK高频头和ASI转TSI模块,QAM/QPSK高频头将QAM、QPSK信号进行解调后,转换成并行码流信号,ASI信号直接通过ASI转TSI模块,输出并行码流信号;
FPGA模块,是对并行码流进行一定的缓冲和打包处理,输出给TSI转ASI和嵌入式处理器;
解扰模块,包括两个部分:CIMAX和CA卡,是将输入的并行加密码流流进行解扰并输出清流给FPGA模块,若输入的并行码流信号本身不存在加密,则不做任何修改数据直接输出,CIMAX负责与DSP进行通讯比进行解码,CA大卡负责读取小卡的授权信息;
嵌入式处理器,是在设备启动时从闪存模块取得代码,并放入同步动态随机存储器中运行,在初始化过程中,通过读取闪存模块中的配置信息,对FPGA以及其他模块进行操作,配置包括IP地址、组播地址、mac地址、290监测门限及开关、工作模式等信息,初始化完成后,处理器响应从FPGA发送过来的码流,将码流数据从缓存器中转移到同步动态随机存储器,并对其进行分析;
同步动态随机存储器,即为SDRAM,用于存储工作中的代码、码流缓存数据、***运行的各种参数等,嵌入式处理器工作用的存储空间主要由本模块提供,FPGA中的数据积累到一定量后会有嵌入式处理器转移到本模块中进行后续处理,嵌入式处理器对码流处理的中间结果和数据也存放在这里,最后交由网络接口模块发送出去;
闪存模块,保存着***工作所需的内核、库代码、码流处理代码以及一些配置信息,码流监测设备上电后,嵌入式处理器会从此模块读取所需的代码放入到SDRAM中运行,并读取一些配置信息对参数进行配置,嵌入式处理器从网络接口模块读取到配置信息,也会将配置信息保存到闪存模块;
网络接口模块,分成5个通道:TS流组播通道、分析组播通道、板卡信息组播通道、远程报警通道和配置通道;TS流组播通道负责将嵌入式处理器提取的码流数据组播到网络中,分析组播通道负责将码流分析的结果、PSI/SI表格信息、信道参数等信息组播到网络中,IP地址组播通道负责将设备的IP地址、工作状态、板卡类型等信息组播到网络中,远程报警通道负责将报警信息发送给远端的中心服务器,配置通道负责接收客户端发送过来的配置信息比提交给嵌入式处理器进行处理。
ASI输出模块,由FPGA模块将解扰后的清流直接通过TSI转ASI,输出ASI信号。
码流接收模块采用配板的形式,QAM高频头采用旭光科技DCQ-1C/CW111型号,内部采用tda10021和tda6651组合实现,QPSK高频头采用旭光科技DSQ-1LAST/WA2B型号,ASI输入采用专用集成电路CY7B933。
FPGA模块可编程门阵列采用EP1C3T-144实现。
解扰模块中的CIMax采用T90-FJR实现。
嵌入式处理器采用TI的TDS320DM642嵌入式处理器芯片。
同步动态随机存储器为两块MT48LC4M32B2芯片。
闪存模块采用AM29LV320实现。
网络接口模块采用LXT971A实现。
ASI输出模块采用专用集成电路CY7B923。
本实用新型的优点是做到了主板与配板的分离,主板负责完成码流监测,配板负责完成信号解调,可以通过改变配板完成不同信号的码流监测,使用更为方便,而且性价比更高;基于IP组播的嵌入式数字电视码流监测设备可以同时被多个客户端接收,而并不占用设备的网络带宽,它不仅仅完成了码流监测,还做了解扰模块,在码流分析中,只要***有授权信息的小卡,即可完成加密流的解密过程,并通过网络发送清流出来;该监测设备能将数字电***、数字电视监测和IP组播集中到一台设备中,携带方便,操作简单。
具体实施方式
一种基于IP组播的嵌入式数字电视码流监测设备,包括:码流接收模块,包含QAM/QPSK高频头和ASI转TSI模块,QAM/QPSK高频头将QAM、QPSK信号进行解调后,转换成并行码流信号,ASI信号直接通过ASI转TSI模块,输出并行码流信号;
FPGA模块,是对并行码流进行一定的缓冲和打包处理,输出给TSI转ASI和嵌入式处理器;
解扰模块,包括两个部分:CIMAX和CA卡,是将输入的并行加密码流流进行解扰并输出清流给FPGA模块,若输入的并行码流信号本身不存在加密,则不做任何修改数据直接输出,CIMAX负责与DSP进行通讯比进行解码,CA大卡负责读取小卡的授权信息;
嵌入式处理器,是在设备启动时从闪存模块取得代码,并放入同步动态随机存储器中运行,在初始化过程中,通过读取闪存模块中的配置信息,对FPGA以及其他模块进行操作,配置包括IP地址、组播地址、mac地址、290监测门限及开关、工作模式等信息,初始化完成后,处理器响应从FPGA发送过来的码流,将码流数据从缓存器中转移到同步动态随机存储器,并对其进行分析;
同步动态随机存储器,即为SDRAM,用于存储工作中的代码、码流缓存数据、***运行的各种参数等,嵌入式处理器工作用的存储空间主要由本模块提供,FPGA中的数据积累到一定量后会有嵌入式处理器转移到本模块中进行后续处理,嵌入式处理器对码流处理的中间结果和数据也存放在这里,最后交由网络接口模块发送出去;
闪存模块,保存着***工作所需的内核、库代码、码流处理代码以及一些配置信息,码流监测设备上电后,嵌入式处理器会从此模块读取所需的代码放入到SDRAM中运行,并读取一些配置信息对参数进行配置,嵌入式处理器从网络接口模块读取到配置信息,也会将配置信息保存到闪存模块;
网络接口模块,分成5个通道:TS流组播通道、分析组播通道、板卡信息组播通道、远程报警通道和配置通道;TS流组播通道负责将嵌入式处理器提取的码流数据组播到网络中,分析组播通道负责将码流分析的结果、PSI/SI表格信息、信道参数等信息组播到网络中,IP地址组播通道负责将设备的IP地址、工作状态、板卡类型等信息组播到网络中,远程报警通道负责将报警信息发送给远端的中心服务器,配置通道负责接收客户端发送过来的配置信息比提交给嵌入式处理器进行处理;
ASI输出模块,由FPGA模块将解扰后的清流直接通过TSI转ASI,输出ASI信号。
码流接收模块采用配板的形式,QAM高频头采用旭光科技DCQ-1C/CW111型号,内部采用tda10021和tda6651组合实现,QPSK高频头采用旭光科技DSQ-1LAST/WA2B型号,ASI输入采用专用集成电路CY7B933。
FPGA模块可编程门阵列采用EP1C3T-144实现。
解扰模块中的CIMax采用T90-FJR实现。
嵌入式处理器采用TI的TDS320DM642嵌入式处理器芯片。
同步动态随机存储器为两块MT48LC4M32B2芯片。
闪存模块采用AM29LV320实现。
网络接口模块采用LXT971A实现。
ASI输出模块采用专用集成电路CY7B923。
下面结合图1-图11对本实用新型的组成进行说明。
图1所示为数字电视解扰监测硬件模块方框图。采用的主要构架为嵌入式处理器TDS320DM642+FPGA芯片+T90-FJR+高频头或ASI解码芯片来实现,DSP实现三种功能:码流分析,解扰,TS组播;DSP设置高频头寄存器,频点等一系列参数,高频头将输入的RF信号解调和解码,经FPGA缓存输出DSP视频口,进行码流分析,并通过EMIF总线控制CAM大卡进行码流解扰,DSP将解扰后的TS流通过网络接口输出;FPGA接收来自高频头或ASI(CY7B933)解码输出TS信号,并对输入信号作相应处理,输出给T90-FJR;T90-FJR完成CAM大卡接口,将FPGA发送过来的TS流送给CAM大卡解扰,解扰后清流送给FPGA,一路送给DSP,另一路通过CY7B923,输出270ASI信号。
图2为QAM配板原理图,高频头U1采用旭光科技DCQ-1C/CW111型号,DSP的IIC总线控制;高频解调出来的TS流数据,经过接口板输入到FPGA芯片,由于信号线比较长,TS流数据采用TI SN74LVTH162245 U6驱动芯片驱动后输出,IIC总线通过飞利浦PCA9515 U3驱动输出。
图3为QPSK配板原理图,高频头U1采用旭光科技DSQ-1LAST/WA2B型号,DSP的IIC总线控制,高频解调解码出来的TS流数据,经过接口板输入到FPGA芯片,由于信号线比较长,TS流数据采用TI SN74LVTH162245 U4驱动芯片驱动后输出,IIC总线通过飞利浦PCA9515 U3驱动输出。
图4中,ASI信号处理模块U7将输入270MASI信号转换成并行码流信号,具体来说,码流信号的取得是通过对ASI信号进行解码完成的,这里使用了专用集成电路CY7B933对ASI信号解码,解码输出8比特的并行数字电视码流数据,U4接收来自FPGA的清流,采用CT7B923对输入的TS流并行数据编码,编码输出270M的ASI信号,实现ASI接口输出。
图5为FPGA原理图,FPGA模块可编程门阵列采用EP1C3T-144芯片U12,EPECS1为FPGA配置芯片,即FPGA程序存储器,上电时配置FPGA芯片,FPGA正常工作需要27M时钟,由D17提供;FPGA主要功能:
(1)对输入TS流并行数据提取同步头,实现TSI接口,满足CAM接口规范;由于ASI解码芯片TS流数据是27M,PCM大卡支持最大频率为9M,采用FIFO变时钟,满足PCM大卡接口要求。
(2)FPGA接收CAM大卡解扰后的清流,也即解扰后的TS流并行数据,提取同步头,实现TSI接口,并在包后加6个字节的PCR数据,供dsp作290分析。
(3)将解扰后的清流输出给CY7B933芯片,实现ASI信号输出。
(4)作为IIC从器件,受DSP控制,主要读取TS流的码率和TS流数据源的选择。
图6解扰模块,包括两个部分:T90-FJR U8和CAM U9,U10插槽,U8实现PCM接口规范,将FPGA输入的加扰流经过DSP的IIC控制,经过AB通道输出给CAM大卡;CAM大卡与DSP之间通信采用DSP的EMIF总线,实现命令字读写,从而控制CAM大卡解扰。
图7,8,9,10,11为最小***,由TDS320DM642+MT48LC4M32B2+AM29LV320+EPM3128ATC100+LXT971组成。
嵌入式处理器TDS320DM642,是在设备启动时,通过EMIF总线经过EPM3128ATC100译码从闪存模块AM29LV320取得代码和板卡配置信息,并放入同步动态随机存储器MT48LC4M32B2中运行,在初始化过程中,通过EMIF总线读取的配置信息,对FPGA以及其他模块进行操作,配置IP地址、组播地址、mac地址、290监测门限及开关、工作模式等信息,初始化完成后,处理器接收FPGA输出码流,将码流数据从缓存器中转移到同步动态随机存储器,并对其进行分析。
同步动态随机存储器,即为SDRAM,用于存储工作中的代码、码流缓存数据、***运行的各种参数等,嵌入式处理器工作用的存储空间主要由本模块提供,嵌入式处理器对码流处理的中间结果和数据也存放在这里,最后交由网络接口模块发送出去。
闪存模块,保存着***工作所需的内核、库代码、码流处理代码以及一些配置信息,码流监测设备上电后,嵌入式处理器会从此模块读取所需的代码放入到SDRAM中运行,并读取一些配置信息对参数进行配置,嵌入式处理器从网络接口模块读取到配置信息,也会将配置信息保存到闪存模块。
网络接口模块D16 LXT971也是本实用新型的一大特点,共分成5个部分:TS流组播通道、分析数据组播通道、板卡信息组播通道、远程报警通道和配置通道;TS流组播通道负责将嵌入式处理器提取的码流数据通过UDP组播方式发送到网络中,分析数据组播通道将嵌入式处理器分析的290报警、信道参数、带宽统计、PCR分析等数据通过UDP组播方式发送到网络中,板卡信息组播通道将板卡的基本配置信息通过UDP组播方式发送到网络中,包括IP地址、TS流组播地址、分析数据组播地址、板***以及板卡工作状态,配置通道是一个UDP双向通道,板卡可以通过配置通道接收客户端发送过来的配置信息,也可以将板卡的配置信息发送给客户端,远程报警通道采用UDP,将290报警、信道参数、带宽统计和PCR信息发送到远程客户端上,其中组播方式只能在局域网内部接收,配置通道和远程数据通道则可以在广域网上通信;在硬件上,网络接口采用了一个100M带宽的LXT971A芯片来实现。
本实用新型采用主板+配板的方式,主板硬件***所采用的主要架构为嵌入式处理器+FPGA芯片+ASI解码专用芯片+网络芯片+解扰芯片来实现,配板则是由一个QAM或QPSK的高频头来实现的。由于嵌入式处理器不适合直接获取高速的数字电视码流数据,这里采用了FPGA芯片与其相配合,在FPGA芯片中设计了一个FIFO对列与嵌入式处理接口,即由嵌入式处理器完成操作***、各模块控制、码流信号的分析处理、网络发送等核心任务,FPGA芯片完成ASI解码控制、输入输出队列的控制、***芯片管理、码流打包等任务。