CN1976045A - 半导体结构及其制造方法 - Google Patents

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Abstract

提供一种半导体器件，其中在绝缘体上半导体(SOI)衬底中形成垂直沟槽半导体－氧化物－氮化物－氧化物－半导体(SONOS)存储器单元，这允许以SOI基互补金属氧化物半导体(CMOS)技术集成密集非易失性随机存取存储器(NVRAM)单元。使用常规沟槽工艺加工沟槽，且在本发明方法开始不久加工，本发明方法允许存储器单元的制造与SOI逻辑处理完全分开。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体存储器器件及其制造方法，更具体地，本发明涉及半导体存储器器件，其中在绝缘体上半导体(SOI)衬底中产生垂直沟槽的半导体-氧化物-氮化物-氧化物-半导体(SONOS)存储器单元，由此允许以SOI基的互补金属氧化物半导体(CMOS)技术集成密集的非易失性随机存取存储器(NVRAM)单元。该沟槽使用常规的沟槽处理制造且在开始本发明方法不久时形成，本发明方法允许存储器单元的制造与SOI逻辑处理完全分开。
背景技术
采用浮栅技术的常规闪速存储器产品典型地使用10V或更高的编程电压(即写入和擦除)，在这种闪速存储器产品中，存储状态由在绝缘的、但在控制栅电极和器件沟道区之间导电的层中存储的电荷表示。因为需要提供用于浮栅存储操作的高电压电平，浮栅存储器与互补金属氧化物半导体(CMOS)的集成是有问题的。首先，目前的CMOS电源(Vdd)接近1V。在这些低电源电压下，即使使用电荷泵浦电路也很难提供浮栅工作必所需的高电压电平。目前，除了用于与芯片相关的任何CMOS逻辑的较低电压电源之外，必须提供用于浮栅存储器的单独的高电压电源，例如3.3V，并使用电荷泵浦电路。对于移动应用，对于常规浮栅存储器所需的高电源电压严重地限制了电池寿命。并且，将浮栅存储器与CMOS集成存在严重的成本代价，估计需要多达九(9)个附加的光刻步骤。
可随机存取的半导体-氧化物-氮化物-氧化物-半导体(SONOS)(也称为金属-氧化物-氮化物-氧化物-半导体(MONOS)；注意到术语SONOS和MONOS表示基本上相同类型的存储器单元，除了多晶硅用作SONOS的栅极导体，而金属用作MONOS的栅极导体)存储器由于采用例如约5V的中等工作电压，因此被认为是浮栅存储器的可行的替代品。在这样的存储器单元中，存储状态由存储在位于控制栅电极和器件沟道区之间的绝缘层中的电荷表示。根据存储器单元的编程条件，可以例如将高电源电压从3.3V降低到1.8V，或者甚至完全取消单独的电源，由此延长电池寿命。另外，由于SONOS存储器典型地利用用于编程的均匀隧道作用，避免了通常与浮栅存储器相关的可靠性问题，例如热空穴注入。
然而，SONOS单元容易受到缩放方面(scaling concerns)的影响。编程需要的中等电压对可以采用的晶体管设计施加了限制。如果器件沟道长度太短，即使在这些电压下也可以容易地发生包括穿通的短沟道效应。增加沟道掺杂浓度以阻止穿通可导致较低的结击穿和对任何存储能力的破坏。
SONOS存储器单元的缩放限于典型地在体半导体衬底中形成的平面器件。典型地分开形成选择栅极和存储栅极，且这些类型的单元的单元尺寸通常很大。近来，已经报道了以90nm的基本尺寸(groundrule)设计的具有0.157μm2单元尺寸的SONOS平面位单元。参见例如C.T.Swift，G.L.Chindalore，K.Harber，T.S.Harp，A.Hoefler，C.M.Hong，P.A.Ingersoll，C.B.Li，E.J.Prinz，J.A.Yater；“An embedded 90nm SONOSnonvolatile memory utilizing hot electron programming and uniformtunnel erase”，IEDM Tech.Dig.，927页-930页，2002年12月。虽然尺寸较小，但由于在即将来临的代中，沟道长度更难缩放，平面单元具有其局限性。另外，平面SONOS存储器栅极必须与任何CMOS栅极工艺分开构造。为了制造现有技术的SONOS单元阵列，需要超过CMOS工艺的附加的四(4)个掩模。由于需要使SONOS存储器栅极与CMOS处理分开，因此与高性能CMOS的集成是昂贵的。
鉴于上述情况，需要提供一种集成SONOS单元与SOI逻辑的方法。实际上，在SOI上集成平面SONOS单元是非常困难的-平面器件的主体通常是“浮置的”，且沟道长度趋于相对短而不是相对长(以避免形成难于控制的完全耗尽的器件)。这些强加的限制使得实际上不可能在SOI衬底上制造平面SONOS单元。
因此，如果有在SOI上集成SONOS的方法，就可以与非易失性SONOS存储器单元一起利用高性能SOI逻辑器件，这对于NVRAM技术是有利的。
发明内容
本发明提供一种方法，其中在SOI衬底中产生垂直沟槽SONOS单元，由此允许以SOI基CMOS技术集成密集的NVRAM单元。根据本发明的方法，在整个工艺流程中相对早地形成在其中制造SONOS单元的沟槽。这允许SONOS存储器单元的制造与SOI逻辑处理完全分开。本发明的方法能够制造用于最高密度的4F2SONOS单元。
广泛地说，本发明的方法包括以下步骤：
提供至少一个位于绝缘体上半导体衬底内的垂直沟槽SONOS存储器单元，所述绝缘体上半导体衬底包括将顶部半导体层与底部半导体层分开的绝缘埋层，所述垂直沟槽SONOS存储器单元包括位于所述垂直沟槽下方的源扩散区和位于所述垂直沟槽的外侧壁上的选择栅极沟道；
在所述垂直沟槽顶上在所述绝缘埋层内设置含Si导电填充凹部(recess)；
从所述含Si导电填充凹部垂直向外扩散掺杂剂，以设置顶部和底部外扩散区，所述底部外扩散区与所述选择栅极沟道接触；以及
在与所述顶部外扩散区邻近且接触的所述顶部半导体层中形成硅化物掺杂区。
除了上述方法，本发明还提供一种非易失性随机存取存储器单元，其包括：
绝缘体上半导体衬底，包括被绝缘埋层彼此分开的顶部半导体层和底部半导体层；以及
至少一个垂直沟槽SONOS存储器单元，位于所述绝缘体上半导体衬底内，所述至少一个垂直沟槽SONOS存储器单元包括位于所述垂直沟槽下方的源扩散区，位于所述垂直沟槽的一侧上的选择栅极沟道，位于所述选择栅极沟道上方并与之接触的外扩散/含Si桥，以及位于与所述桥的上部邻近且与之接触的硅化物掺杂区，其中所述桥存在于所述顶部半导体层、所述绝缘埋层和所述下半导体层内。
可以提供一种较密集的单元布局，其允许在隔离的单元之间1F间隔。所述较密集单元布局包括：
绝缘体上半导体衬底，包括被绝缘埋层彼此分开的顶部半导体层和底部半导体层；
至少一对垂直沟槽SONOS存储器单元，位于所述绝缘体上半导体衬底内，各垂直沟槽SONOS存储器单元包括位于所述垂直沟槽下方的源扩散区、位于所述垂直沟槽的一侧上的选择栅极沟道、位于所述选择栅极沟道上方且与之接触的外扩散/含Si桥，以及位于与所述桥的上部邻近且与之接触的硅化物掺杂区，其中所述桥存在于所述顶部半导体层、所述绝缘埋层和所述下半导体层内；以及
深沟槽隔离区，其使每对存储器单元分开。
附图说明
图1A-1J是(通过截面图)示例在制造本发明的一对垂直SOI沟槽SONOS单元中在本发明中采用的基本处理步骤的图示。各截面图是沿着位线(BL)方向，例如M2，其穿过在这些图中示出的存储器单元对。
图2是示例单元阵列布局的图示，该单元阵列布局包括多个SOI沟槽SONOS单元，例如在图1J中示出的SOI沟槽SONOS单元对。
图3A-3C是(通过截面图)示例在制造4F2垂直SOI SONOS单元的本发明中使用的处理流程的图示；这些横截面也是沿着BL方向。
具体实施方式
通过参考下面的讨论和结合本申请的附图，将更加详细地描述本发明，其描述了在SOI衬底中制造沟槽SONOS单元的方法以及使用本发明方法制造得到的NVRAM单元。注意到本发明的附图仅仅用于示例目的，因此这些附图并不是按比例绘制的。
注意到，下面将更加详细地描述的本发明的方法可以提供单个沟槽的SONOS单元或多个的SONOS单元，即也可以提供存储器单元阵列。在示出本发明处理步骤的附图中，示例了一对沟槽SONOS单元。
现在参考图1A-1J描述用于制造垂直沟槽SONOS单元的本发明方法。具体地，图1A示例了在用于制造垂直沟槽SONOS单元的本发明中使用的初始结构10。图1A中示出的初始结构10包括SOI衬底12的阵列区，在该SOI衬底12中将要制造至少一个本发明的垂直沟槽SONOS单元的。SOI衬底的其它区，即SOI逻辑区，位于该图中示出的阵列区的周围。图1A中示出的结构10包括绝缘体上半导体衬底12，该绝缘体上半导体衬底12包括底部半导体层12A、绝缘埋层12B和顶部半导体层12C。绝缘埋层12B分别在顶部和底部半导体层12C和12A之间提供电绝缘。初始结构10还包括在SOI衬底12的顶上具有多个开口16的衬垫叠层14和氧化物硬掩模15以及位于SOI衬底12中的沟槽结构18。应当注意，可以利用衬垫叠层14的均厚层来保护在其它区中的SOI衬底12。
就SOI衬底12而言，其顶部和底部半导体层(分别是12C和12A)可以包括相同或不同的半导体材料。优选地，顶部和底部半导体层(分别是12C和12A)由相同的半导体材料构成。术语“半导体材料”表示具有半导电性能的任何材料。在用于本发明中的半导体材料的示例性实例包括但不局限于：Si、SiGe、SiC、SiGeC、Ge、GaAs、InAs、InP和其它II/V或III/Ⅵ化合物半导体。这里也考虑多层半导体材料例如Si/SiGe。典型地，SOI衬底的半导体层由含Si半导体材料例如Si、SiGe、SiC或SiGeC构成，其中Si是更加典型的材料。
顶部和底部半导体层(分别为12C和12A)可以具有相同的晶向，或者它们可以具有不同的晶向。在一些实施例中，顶部和底部半导体层(分别为12C和12A)可以被掺杂、不掺杂或其中包含未掺杂和掺杂区域。顶部和底部半导体层(分别为12C和12A)可以应变、不应变或者其中它们均可以包括应变和不应变区。
绝缘埋层12B由结晶或非结晶氧化物、氮化物或氮氧化物构成。在优选实施例中，绝缘埋层12B是氧化物。
SOI衬底12利用本领域公知的技术例如层转移工艺、层叠或通过离子注入和退火制造。典型地，当将离子注入和退火用于形成绝缘埋层l2B时，使用已知为SIMOX(氧离子注入隔离)的工艺。
SOI衬底12的各层的厚度可以根据在形成SOI衬底12中使用的技术而改变。典型地，顶部半导体层12C具有从约5到约200nm的厚度，其中从约20到约100nm的厚度更加典型，绝缘埋层12B典型地具有从约5到约500nm的厚度，其中从约50到约200nm的厚度更加典型。底部半导体层12A的厚度典型地在体半导体衬底的范围内。
衬垫叠层14由包括底部衬垫氧化物层和上部氮化物衬垫层的至少两个材料层构成。在本发明的附图中未示出衬垫叠层14的单独层。衬垫叠层14的厚度可以根据在叠层内的材料层的数量而改变。典型地，包括底部衬垫氧化物层和顶部衬垫氮化物层的衬垫叠层14的总厚度从约20到约500nm的范围内。在示例性实施例中，衬垫氧化物具有从约5到约l0nm的厚度，衬垫氮化物具有从约100nm到约200nm的厚度。
使用一种或多种常规的均厚沉积技术，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发、化学溶液沉积或原子层沉积，在SOI12的表面，即顶部半导体层12C上形成衬垫叠层14。除了沉积工艺，可以通过热氧化或热氮化形成衬垫叠层14的多个材料层。也可以使用上述技术的组合。
在SOI衬底12上形成衬垫叠层14后，在衬垫叠层14的顶上形成氧化物硬掩模15。为了形成衬垫叠层14的多个材料层，使用上述技术中的一种形成氧化物硬掩模15。氧化物硬掩模15的厚度可以根据用于形成氧化物硬掩模的技术而改变。硬掩模15的典型厚度是约20到约400nm。
然后通过沉积抗蚀剂材料和光刻，形成在阵列区中具有沟槽开口16的抗蚀剂(在图1A中未示出抗蚀剂)。光刻步骤包括将施加的抗蚀剂曝光到辐照的希望图形(即沟槽图形)，并利用常规显影液显影曝光的抗蚀剂。在形成具有沟槽开口16的抗蚀剂之后，首先利用各向异性蚀刻工艺例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀，将图形转移到氧化物硬掩模15。如上所述，在沟槽图形已被转移到氧化物硬掩模15后，抗蚀剂可以被去除，或者在图形从硬掩模15转移到衬垫叠层14然后转移到SOI衬底12期间，抗蚀剂可以保留在结构上，此后被去除。可以利用如上所述的相同的蚀刻工艺进行这些后续的图形转移步骤。
通过开口16形成的多个沟槽结构18(在图1A中示出了其中的两个)形成在阵列区中的SOI衬底12中，其中开口具有从SOI衬底12的上表面测量得到的约1到约2μm的深度。在沟槽结构18形成后，如果未被预先去除，用于限定沟槽结构18的氧化物硬掩模15被利用常规剥离工艺去除，该剥离工艺选择性地去除氧化物，在衬垫叠层14的氮化物表面上停止。在图1B中，该结构不包括氧化物硬掩模15，因为其在进行注入之前被去除，这将会在下面详细地描述。
接着，通过离子注入工艺可以形成单元的源扩散区20和选择栅极沟道22。在图1B中示出了进行了这两次注入后的结构。如所示，在沟槽结构18的外部底壁附近的SOI衬底12例如底部半导体层12A中形成源扩散区20，而在每个沟槽结构18的外部侧壁附近的SOI衬底12中(也在底部半导体层12A内)形成选择栅极沟道22。
用于形成源扩散区20和选择栅极沟道22的注入的顺序对本发明不是关键的。然而，典型地，在选择沟道注入之前进行源扩散区注入。
源扩散区20可以用n型掺杂剂原子(即来自元素周期表的VB族的元素，例如P、Sb或As)或p型掺杂剂原子(例如来自元素周期表的IIIB的元素，例如In、B或BF2)。典型地，在形成源扩散区20中使用n型掺杂剂。在形成源扩散区20中使用的注入能量典型地为约10到约40keV，典型地使用从约1E15到约5E15原子/cm2的离子剂量以形成重掺杂的源扩散区20。可选地，在源扩散区20的注入期间，可以通过掩蔽层例如氮化物间隔物(spacer)保护沟槽结构18的侧壁。由于源扩散区20的掺杂剂浓度远远大于选择栅极沟道22的掺杂剂浓度，需要保护侧壁以避免由源注入污染沟道。在注入选择栅极沟道22之前去除保护性间隔物。
选择栅极沟道22的掺杂极性与源扩散区20的掺杂极性相反。典型地，用p型掺杂剂掺杂选择栅极沟道22。利用角度注入工艺进行选择栅极沟道注入，其中典型地采用偏离正入射约5°到10°的倾斜角。选择栅极沟道22需要的沟道掺杂取决于随后在沟槽结构18中形成的栅极电介质的厚度和希望的阈值电压。典型地使用约1E13到约1E15原子/cm2的离子剂量，以为10-15nm的栅极电介质提供约0.3到约1.5V的阈值电压(Vt)范围。
可选地，可以使用阵列掺杂工艺设定选择栅极器件的Vt。典型地，在标准体逻辑技术中，通常产生三重阱以限定P阱。这些阱由深注入(250到350keV)、中间注入(约150keV)和浅注入(约50keV)构成。
然后在沟槽结构18内形成氧化物-氮化物-氧化物(ONO)电介质叠层24，参见图1C。ONO电介质叠层24典型地由其厚度为约1.2到约3、优选地为约2nm的底部隧穿氧化物，其厚度为约5到约15、优选为约7.5nm的氮化物层和其厚度为约2.5到约7.5，优选为约5nm的顶部氧化物构成。可以利用常规的沉积工艺例如CVD或PECVD或者热氧化工艺形成底部隧穿氧化物。ONO电介质叠层24的氮化物层典型地通过沉积工艺例如PECVD或通过低压化学气相沉积(LPCVD)工艺形成。顶部氧化物典型地通过包括例如CVD或PECVD的沉积工艺形成。
然后，形成SONOS阵列阻挡掩模(未示出)，其覆盖SOI衬底12的阵列部分，但是在阵列边缘(未示出)处未覆盖沟槽结构18。SONOS阵列阻挡掩模可以包括利用常规沉积工艺例如CVD、PECVD或旋涂沉积并通过光刻构图的常规光致抗蚀剂材料。然后进行间隔物反应离子蚀刻工艺，以暴露包括源扩散区20的沟槽结构的底部。这使得能够在阵列边缘(未示出)处制造与源扩散区20的接触。
重新参考图1C中示出的结构，在ONO电介质叠层24的最外层的顶上在每个沟槽结构18内形成第一含Si导电材料26例如多晶Si或多晶SiGe。优选地，第一含Si导电材料26是用与源扩散区20相同极性的掺杂剂掺杂的多晶Si。第一含Si导电材料26用作存储器单元的栅电极，而ONO电介质叠层24用作存储器单元的栅极电介质。使用常规沉积工艺形成第一含Si导电材料26。当掺杂的多晶硅用作第一含Si导电材料26时，优选采用原位掺杂沉积工艺。也可以采用其它沉积工艺例如CVD、PECVD、溅射、镀敷和蒸发。在形成第一含Si导电材料26之后，使含第一Si导电材料26凹陷在SOI衬底12的绝缘埋层12B以下。利用各向异性蚀刻工艺例如反应离子蚀刻进行对第一含Si导电材料26的凹陷。
然后利用上述沉积工艺中的一种形成第二含Si导电材料28，其可以包括与第一含Si导电材料26相同或不同的，优选相同的导电材料。典型地，第一和第二含Si导电材料26和28分别由掺杂的多晶Si构成。在沉积第二含Si导电材料28之后，第二含Si导电材料28被凹陷到接近绝缘埋层12B的底面。
接着，从提供图1C中所示结构的衬垫叠层14、顶部半导体层12C和绝缘埋层12B的垂直面去除ONO电介质叠层24。利用本领域技术人员公知的选择性地去除ONO电介质叠层24的暴露部分的常规剥离工艺，从上述垂直面去除ONO电介质叠层24。
然后利用选择性地去除埋入的绝缘材料的蚀刻工艺，在绝缘埋层12B中横向地形成位于顶部半导体层12C下面的钻蚀(undercut)区(未特别标记)。例如，当埋入的绝缘材料由氧化物构成时，采用HF蚀刻以在绝缘埋层12B内产生横向钻蚀区。从在沟槽结构18内部的其暴露的垂直面开始，横向蚀刻典型地去除了约50到100nm的绝缘埋层12B。
然后形成第三含Si导电材料30，其可以是与第一和第二含Si导电材料相同或不同的、优选相同的导电材料。典型地，第三含Si导电材料30包括掺杂的多晶Si。第三含Si导电材料30填充在上述绝缘埋层12B中设置的横向钻蚀区。应注意，在邻近的沟槽结构18之间的第三导电材料30可以合并，而不是如图1D中所示被分开。
如上所述形成第三含Si导电材料30，并且如上所述，利用蚀刻工艺使其凹陷到顶部半导体层12C的底面。
然后通过在提供图1D中所示结构的衬垫叠层14的顶上沉积和光刻，形成在邻近的沟槽结构18之间具有开口的已构图抗蚀剂32。注意，邻近的沟槽结构18之间的衬垫叠层14被曝光，即未被构图的抗蚀剂32保护，并且已构图的抗蚀剂32的一些部分可以与每一个沟槽结构18的外部边缘重叠，例如如图1D中所示。
然后利用蚀刻工艺例如反应离子蚀刻，去除衬垫叠层14的暴露部分。蚀刻步骤的化学取决于衬垫叠层14的上部材料。在其中衬垫叠层14包括上部氮化物层的本发明优选实施例中，首先利用湿法或干法各向同性蚀刻去除上部氮化物层。典型地使用热磷酸或HF/GL去除氮化物层。然后利用选择性去除剩余的衬垫材料的蚀刻工艺，去除在开口内的剩余衬垫材料例如氧化物。例如当剩余衬垫材料包括氧化物时，可以使用含氟的蚀刻剂从开口内去除剩余的氧化物。这些步骤使在开口内的顶部半导体层12C暴露。
然后利用本领域公知的常规抗蚀剂剥离工艺，去除已构图的抗蚀剂32，现在在开口内去除暴露的顶部半导体层12C和第三含Si导电材料30。在开口内这些材料的去除可以包括单个反应离子蚀刻步骤，当暴露的顶部半导体层12C和在开口内的第三含Si导电材料30均由含Si材料构成时，这是有用的。当使用单步蚀刻时，典型地使用含有等离子体的CF4。当在开口内的暴露的顶部半导体层12C由不含Si的材料构成时，可以使用两步蚀刻工艺，其中第一次蚀刻选择性地去除在开口内的顶部半导体层12C，第二次蚀刻选择性地去除开口内的第三含Si导电材料。应当注意，在本发明中此时使用的蚀刻步骤利用剩余的衬垫叠层14作为蚀刻掩模，以使得蚀刻仅仅在开口内产生。并且，该蚀刻步骤的目标深度典型地大于约2200，结果，第三含Si导电材料30的由于绝缘埋层12B的大钻蚀可能被合并的邻近区域现在被分开。
然后在先前蚀刻的区域内进行氧化工艺，在先前提供的开口内的暴露表面上形成氧化物衬里34。在本发明此时形成的氧化物衬里34的厚度可以根据用于形成该氧化物衬里的技术而不同。典型地，在开口内形成的氧化物衬里34具有从约10到约25nm的沉积厚度。应当注意，在本发明的该步骤期间，在第三含Si导电材料30内的掺杂剂材料向外扩散到上半导体层12C和提供外扩散区36的下半导体层12A的邻近部分。如图所示，在下半导体层12A中的外扩散区36与沟道栅极22的上部接触。在下半导体层12A中的这些外扩散区36形成本发明器件的漏极。
接着，在氧化物衬里34上和开口内以及位于开口外部的衬垫叠层14的暴露表面的顶上形成用作蚀刻停止层的氮化物衬里38。利用常规沉积工艺例如CVD或PECVD形成氮化物衬里38。典型地，氮化物衬里38具有约5到约25nm的厚度，其中约10到约20nm的厚度是更加典型的。
在例如图1E中示出了包括开口、氧化物衬里34、外扩散区36和氮化物衬里38的结构。
图1F示出了在用隔离沟槽电介质材料填充开口、退火和平坦化之后的结构，这些步骤形成了浅沟道隔离40。该退火步骤也导致在上述区域中的结构中的再次外扩散。在本发明中采用的隔离沟槽电介质包括氧化物例如TEOS或高密度等离子体氧化物。虽然具体描述和示例了氧化物沟槽电介质材料，沟槽电介质材料也可以包括氮化物或氧氮化物。用沟槽电介质材料对开口的填充包括采用任何常规的沉积工艺例如CVD或PECVD。典型地在约850℃或更高的温度下，更典型地在约900℃到约1000℃温度下进行退火。平坦化工艺包括化学机械抛光(CMP)、研磨或它们的组合。在图1F示出的结构中，参考标号40表示包括已平坦化的沟槽填充材料的浅沟槽隔离区。“浅”意味着沟槽隔离区具有约100到约700nm的深度。
接着，进行从结构去除氧化物的去釉(deglazing)步骤。利用本领域公知的常规技术进行去釉步骤。这典型地包括使用HF/乙二醇作为去釉剂。在去釉后，利用选择性地去除衬垫叠层14的剥离工艺从结构去除衬垫叠层14。当衬垫叠层14包括氮化物材料时，可以使用热磷酸选择性地去除氮化物衬垫叠层。在剥离衬垫叠层14期间在结构中形成任何缺失部(divot)的情况下，可以用电介质材料例如氮化物填充缺失部(未示出)。利用常规沉积工艺例如CVD或PECVD进行缺失部填充。当衬垫叠层14包括在氮化物下的氧化物时，利用选择性去除氧化物的蚀刻工艺去除氧化物衬垫叠层。例如，可以将包含HF的蚀刻剂用于去除下伏的衬垫氧化物。注意，在本发明的这些处理步骤期间，减薄浅沟槽隔离区40，以使其上表面基本上与顶部半导体层12C的上表面共面。
在去釉和去除包括例如氮化物/氧化物衬垫叠层的整个衬垫叠层14之后得到的结构示于图1G中。注意，顶部半导体层12C的上表面现在暴露。在本发明方法的此时，使用掩蔽离子注入工艺形成阵列阱(n型或p型)。以约150到约200keV的能量进行注入，注入离子的剂量典型地为约5E12到约1E13原子/cm2。上述条件是示例性的且决不限定本发明的范围。注意，阵列阱在本发明的附图中未示出，但是阵列阱会在示出的沟槽结构对附近在下半导体层12A内形成。
现在利用能够在半导体层内形成掺杂区的常规离子注入工艺，在顶部半导体层12C的暴露部分中形成掺杂区。离子注入步骤后可进行退火步骤。退火激活和驱入先前注入的掺杂剂。掺杂区可以包括n型掺杂剂或p型掺杂剂。应当注意，在本发明中，掺杂区、外扩散区36、第三含Si导电材料30和第二含Si导电材料28、第一Si导电材料26和源扩散区20都具有相同的导电类型(n或p型)。优选地，各上述区域和材料都是n导电类型。注意，在本节中选择栅极沟槽22具有与前述区域和材料相反的导电类型。
在形成掺杂区后，使掺杂区形成硅化物(见图1H，参考标号42)。形成硅化物(silicidation)包括在顶部半导体层12C的暴露表面上施加能够与Si反应的金属。在本发明中形成硅化物所使用的金属可以由Ti、Ta、W、Co、Ni、Pt、Pd或它们的合金构成。典型地，该金属包括Ti、Co、Ni、Pt或它们的合金中的一者，其中在本发明的一个实施例中尤其优选Ni或Pt合金。在一些实施例中，在形成金属之前对顶部半导体层12C的表面施加硅层。利用常规沉积工艺例如CVD、PECVD、镀敷、溅射和其它类似的沉积工艺形成金属。
金属还可包括一种或多种合金添加剂，该合金添加剂包括例如C、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Zr、Nb、Mo、Ru、Rh、Ag、In、Sn、Hf、Ta、W、Re、Ir或Pt，但所述一种或多种合金添加剂必须与在形成硅化物中使用的金属不同。当存在时，所述一种或多种合金添加剂以约0.1到约50原子百分比的含量存在。可以在金属沉积期间原位添加该合金添加剂，或者可以在沉积金属之后通过离子注入、等离子沉浸或气相掺杂引入该合金添加剂。沉积金属的厚度可以根据层12C的总厚度改变。典型地，金属的厚度为约2到约20nm，更典型地为约5到10nm。
在一些实施例中，在形成硅化物之前在金属顶上形成氧扩散阻挡层如TiN或TaN。通过常规沉积工艺形成的可选的氧扩散阻挡层典型地具有约5到约50nm的厚度。
形成硅化物的工艺包括第一退火、从结构和可选的氧扩散阻挡层去除任何未反应的第一和第二金属，以及可选地第二退火。第一退火典型地在低于第二退火步骤的温度下进行。典型地在约300℃或更高的温度下，更典型地在约350℃到约650℃的温度下，进行第一退火，该第一退火可以或可以不以其最低的电阻相形成硅化物。可以使用连续加热方式进行第一退火，或可以使用各种升温(ramp)和保温(soak)循环。典型地在气体氛围例如He、Ar、N2或形成气体退火中进行第一退火。退火时间可以根据在形成硅化物中使用的金属或金属合金而变化。典型地，可以进行退火持续约5秒到约2小时的时间。退火工艺可以是炉内退火、快速热退火、激光退火、波峰退火或微波退火。
可以使用选择性湿法蚀刻工艺从结构去除任何未反应的金属以及可选的氧扩散阻挡层。如果进行第二退火步骤，则典型地在约550℃或更高的温度下，更典型地在约600℃到约800℃的温度下进行第二退火步骤。可以在与第一退火相同或不同的气体氛围中进行第二退火。
在图1H中，使用参考标号42表示硅化物掺杂区。图1H也示出了在形成已构图的氮化物阻挡层44和其上的已构图的层间电介质46之后的结构。如所示，在已构图的氮化物阻挡层44和已构图的层间电介质中具有开口。一些开口暴露出硅化物掺杂区42。这些开口称为位线接触过孔并在图1H中标记为参考标号48。暴露第二含Si导电材料28的其它开口称为存储器栅极接触过孔，在图1H中标记为参考标号50。
通过利用常规沉积工艺在图1G中示出的结构上方设置均厚氮化物阻挡层，形成在图1H中示出的结构。均厚氮化物阻挡层典型地具有约10到约25nm的厚度。然后，在均厚氮化物阻挡层上方形成均厚层间电介质，典型地为氧化物。通过常规沉积工艺(例如CVD、PECVD或旋涂涂敷)形成均厚层间电介质，其典型地具有约50到约300nm的厚度。然后通过常规的沉积工艺沉积光致抗蚀剂材料(未示出)，并对其进行光刻(包括抗蚀剂曝光和显影)，在均厚层的顶上提供已构图的抗蚀剂。然后利用一个或多个蚀刻工艺将抗蚀剂中的图形转移到均厚层。典型地，使用反应离子蚀刻工艺形成如图1H中所示的开口。在蚀刻后，利用本领域技术人员公知的常规抗蚀剂剥离工艺剥离已构图的抗蚀剂。
图1I示出了在用导电材料填充开口(48和50)和平坦化开口之后的结构。导电材料包括多晶Si、多晶SiGe、金属、金属合金、金属硅化物、金属氮化物或它们的任何组合。典型地，在填充开口中使用的金属是例如Al、Cu、W、Pt或它们的合金的金属，其中高度优选W。导电填充包括常规的沉积工艺例如CVD、PECVD、镀敷和溅射，而平坦化包括化学机械抛光(CMP)、研磨或它们的组合。在图1I中，导电填充的位线接触过孔48称为位线接触52，而导电填充的存储器栅极接触过孔50称为存储器栅极接触54。
图1J示出了在形成附加的互连层56A和56b以及其上的位线(BL或M2)之后的结构。每个互连层包括层间电介质58A和58B，层间电介质58A和58B包括位于其中的导电部件60。导电部件60和位线(BL或M2)可以包括与上述导电填充过孔相同或不同的导电材料。在存储器栅极接触54的顶上的导电部件在附图中标记为M1或MSG。
图2是示例包括多个如图1J中所示的沟槽SONOS单元的存储器阵列的自顶部向下的示图。在该图中，在描述存储器阵列的基本操作中，具体示例和使用单元A、B和C。下面将描述可以对图2中所示的存储器阵列中的分立存储器单元进行的电操作。SONOS单元的基本编程操作是a)写入“0”，b)写入“1”/擦除“0”，c)读取“1”或读取“0”。将通过参考图2描述这些操作，图2为示出了所提出的包括单元A-C的SONOS单元阵列的示意图。
下面将描述可以对阵列中的每个存储器单元进行的电操作。基本编程操作是a)写入“0”，b)写入“1”/擦除和c)读取“1”或“0”。
a)写入“0”：为将“0”写入单元A，将位线(BL)加偏压到-5V，存储器选择栅极(MSG)升压到5V，以及阵列P阱偏压到-5V。在这些条件下，电子通过在存储器单元的反型层和存储器选择栅极之间的高电场被驱动，且在沟槽的存储器单元部分的ONO中被俘获。因为位线和深沟槽源线都是-5V，通过选择的沟道和存储器晶体管的电流可以忽略。由于在位线扩散区和存储器选择栅极之间存在低电场，因此共用同一升高的MSG的禁止单元(单元C)将不会被编程。由于P阱被偏压到-5V，因此来自单元C的位线电流相对小。另外，共用同一位线的禁止单元(单元B)作为编程的单元将不被写入，因为它们的存储器选择栅极在-5V。随着电子注入到ONO中，当被读取时存储器器件的阈值电压应显著增大，并应使电流显著减小。
b)写入“1”(或擦除“0”)：为将“1”写入单元A，BL和深沟槽源线偏压到+5V。存储器选择栅极偏压到-5V，以及阵列P阱偏压到+5V。在选择的单元中这些偏压条件下，注入到ONO中的空穴是主要的，而俘获的电子通过在存储器栅极和位线扩散区之间的高电场而被注入回到存储器器件的位线扩散区中。对共用同一存储器栅极选择线的所有单元(例如单元C，存储器栅极选择线1)进行写入“1”/擦除操作。一旦所有的同一存储器栅极线被写入“1”/擦除，选择性地进行写入“0”以产生希望的位线图形。由于其MSG、BL和深沟槽源线都在+5V，禁止单元B没有被擦除，沟道电流也不流动。
c)读取：为了从图11中示出的单元A读取“1”或“0”，BL偏压到较低电压(例如1.5V)，以及存储器选择栅极升压到+1.5V。阵列阱和深沟槽源线被接地。如果没有检测到电流，这意味着存储器器件的阈值电压太高而不能导通，由此“0”已被写入单元。如果检测到电流，这意味着存储器器件的阈值电压很低(很有可能为负值)，该器件导通；因此，“1”已被写入单元(即耗尽模式的平面存储器器件)。附近的禁止单元可以被接地或甚至被偏置为稍负，以防止栅极被导通。
在本发明的一些实施例中，形成在邻近的隔离单元之间允许1F间隔的4F2SOI SONOS单元。在图3A-3C中示出了这样的单元及其制造工艺。应注意，本发明的该实施例利用的基本工艺步骤与用于形成图1F中示出的结构的基本工艺步骤相同。在提供图1F中示出的结构后，利用常规沉积工艺在结构上沉积氧化物硬掩模70。典型地，氧化物硬掩模70由掺杂的硅酸盐玻璃例如硼掺杂的硅酸盐玻璃构成。氧化物硬掩模70具有约100到约300nm的厚度。然后使用常规沉积技术和光刻在氧化物硬掩模70的顶上形成构图的抗蚀剂72。已构图的抗蚀剂72包括开口74，该开口74位于将邻近的单元分隔开的浅沟槽隔离区40的上方。例如在图3A中示出了得到的包括氧化物硬掩模70和已构图的抗蚀剂72的结构。
图3B示出了通过在已构图的抗蚀剂72中的开口74的蚀刻且以在源区20的下表面下方的距离在下半导体层12A内停止之后的结构。该蚀刻工艺包括反应离子蚀刻通过氧化物硬掩模70和浅沟槽隔离区40；然后蚀刻通过衬里38和34，最后反应离子蚀刻通过下半导体层12A至大于源扩散区20的深度。典型地，在形成图3B中示出的结构中使用反应离子蚀刻步骤。在图3B中，参考标号74’表示在该结构中设置的深开口。
然后，如图3C中所示，利用常规的沉积工艺在加深的开口74’内形成可流动的氧化物例如旋涂玻璃。在用可流动的氧化物填充加深的开口74’以后，使用衬垫叠层14作为蚀刻/抛光停止层平坦化可流动氧化物。在加深开口74’内的已平坦化的可流动氧化物在邻近的存储器单元之间形成深沟槽隔离区76。如上所述进行在图1G-1J中所述的处理。
应注意，在图1A-1J或图3A-3C中所示的垂直SONOS存储器单元包括绝缘体上半导体衬底12以及位于所述绝缘体上半导体内的至少一个垂直沟槽SONOS存储器单元，该绝缘体上半导体衬底包括被绝缘埋层12B彼此分开的顶部半导体层12C和底部半导体层12A。所述至少一个垂直沟槽SONOS存储器单元包括位于垂直沟槽18下方的源扩散区20、位于所述垂直沟槽的一侧上的选择栅极沟道22，位于所述选择栅极沟道22上方并与之接触的外扩散/含Si桥(由区域36和30构成)，以及位于或接触与所述桥即区域36和30的上部邻近并与之接触的硅化物掺杂区42。根据本发明，“桥”存在于所述顶部半导体层12C、所述绝缘埋层12B和所述下半导体层12A内。
虽然参考其优选实施例具体地示出和描述了本发明，但是本领域技术人员将理解，在不脱离本发明的精神和范围的情况下，可以在形式或细节上进行上述和其它改变。因此，本发明旨在不限制为所述和所示例的具体形式和细节，而是落入所附权利要求的范围内。

Claims (20)

1.一种半导体结构，包括：
绝缘体上半导体衬底，包括被绝缘埋层彼此分开的顶部半导体层和底部半导体层；以及
至少一个垂直沟槽SONOS存储器单元，位于所述绝缘体上半导体衬底内，所述至少一个垂直沟槽SONOS存储器单元包括位于所述垂直沟槽下方的源扩散区、位于所述垂直沟槽的一侧上的选择栅极沟道、位于所述选择栅极沟道上方且与之接触的外扩散/含Si桥，以及位于与所述桥的上部邻近且与之接触的硅化物掺杂区，其中所述桥存在于所述顶部半导体层、所述绝缘埋层和所述下半导体层内。
2.根据权利要求1的半导体结构，包括多个所述垂直沟槽存储器单元，其中所述垂直沟槽存储器单元的每个相邻对被浅沟槽隔离区分开。
3.根据权利要求1的半导体结构，包括多个所述垂直沟槽存储器单元，其中所述垂直沟槽存储器单元的每个相邻对被浅沟槽隔离区和深沟槽隔离区分开。
4.根据权利要求1的半导体结构，其中所述至少一个垂直沟槽存储器单元还包括氧化物/氮化物/氧化物栅极电介质和位于所述垂直沟槽内的含Si栅电极，所述栅极电介质和所述含Si栅电极位于所述绝缘埋层下方。
5.根据权利要求1的半导体结构，还包括位线接触，其位于所述硅化物掺杂区上方且与之接触。
6.根据权利要求1的半导体结构，还包括存储器栅极接触，其位于所述至少一个垂直沟槽存储器单元上方且与之接触。
7.根据权利要求5的半导体结构，还包括位线，其位于所述位线接触上方并与之接触。
8.根据权利要求6的半导体结构，还包括嵌入在层间电介质内的导电部件，其位于所述存储器栅极接触上方且与之接触。
9.根据权利要求1的半导体结构，其中所述源扩散区、所述桥和所述硅化物掺杂区都包括n型掺杂剂，以及所述选择栅极沟道包括p型掺杂剂。
10.一种半导体结构，包括：
绝缘体上半导体衬底，包括被绝缘埋层彼此分开的顶部半导体层和底部半导体层；
至少一对垂直沟槽SONOS存储器单元，位于所述绝缘体上半导体衬底内，各垂直沟槽SONOS存储器单元包括位于所述垂直沟槽下方的源扩散区、位于所述垂直沟槽的一侧上的选择栅极沟道、位于所述选择栅极沟道上方且与之接触的外扩散/含Si桥，以及位于与所述桥的上部邻近且与之接触的硅化物掺杂区，其中所述桥存在于所述顶部半导体层、所述绝缘埋层和所述下半导体层内；以及
深沟槽隔离区，其使每对存储器单元分开。
11.根据权利要求10的半导体结构，其中所述深沟槽隔离区的深度在每个存储器单元的所述源扩散的深度以下。
12.一种制造半导体结构的方法，包括以下步骤：
提供至少一个位于绝缘体上半导体衬底内的垂直沟槽SONOS存储器单元，所述绝缘体上半导体衬底包括将顶部半导体层与底部半导体层分开的绝缘埋层，所述垂直沟槽SONOS存储器单元包括位于所述垂直沟槽下方的源扩散区和位于所述垂直沟槽的外侧壁上的选择栅极沟道；
在所述垂直沟槽顶上在所述绝缘埋层内设置含Si导电填充凹部；
从所述含Si导电填充凹部垂直向外扩散掺杂剂，以设置顶部和底部外扩散区，所述底部外扩散区与所述选择栅极沟道接触；以及
在与所述顶部外扩散区邻近且接触的所述顶部半导体层中形成硅化物掺杂区。
13.根据权利要求12的方法，其中通过离子注入形成所述源扩散区，以及利用角度离子注入工艺形成所述选择沟道。
14.根据权利要求12的方法，通过利用选择性地去除所述绝缘埋层的横向蚀刻步骤并用含Si的导电材料填充，在所述绝缘埋层内设置含Si导电填充凹部。
15.根据权利要求12的方法，其中在浅沟槽隔离区形成期间发生所述向外扩散。
16.根据权利要求15的方法，还包括在垂直沟槽存储器单元的相邻对之间形成深沟槽隔离区，所述深沟槽隔离分开所述浅沟槽隔离区。
17.根据权利要求12的方法，还包括形成位线接触，所述位线接触位于所述硅化物掺杂区上方且与之接触。
18.根据权利要求12的方法，还包括形成存储器栅极接触，所述存储器栅极接触位于所述至少一个垂直沟槽存储器单元上方且与之接触。
19.根据权利要求17的方法，还包括形成位线，所述位线位于所述位线接触上方且与之接触。
20.根据权利要求18的方法，还包括形成嵌入层间电介质内的导电部件，所述导电部件位于所述存储器栅极接触上方且与之接触。
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