CN1965391A - 制造半导体器件的方法和设备 - Google Patents

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Abstract

提供了一种具有均匀特征的并且能够以高成品率制造的半导体器件。为了消除由干法蚀刻引起的衬底表面内的差异，调整由作为后处理的掺杂和退火步骤引起的差异，最后提供在衬底表面内实现极佳均匀性的步骤。

Description

制造半导体器件的方法和设备
技术领域
本发明涉及制造半导体器件的方法和设备，具体而言，涉及一种消除诸如半导体晶片或液晶上的晶体管的半导体器件的一致性差异(variation)的方法，以及实现该解决方案的设备。
背景技术
近年来随着半导体器件的尺寸降低和更高封装密度的实现，安装在半导体器件上的诸如晶体管的半导体元件在尺寸上越来越小型化。
在晶体管的制造当中，决定属性的区别因素在于栅极长度。在决定栅极长度的微制造当中，采用光刻和蚀刻。在光刻中，在诸如硅晶片的半导体衬底100上涂覆感光树脂(光致抗蚀剂)，在诸如芯片的每一预定单元处对所述衬底曝光，从而为接下来的构图做准备。对由此形成的图案显影，以形成树脂图案(抗蚀剂图案)，并采用所述树脂图案作为(例如)干法蚀刻的掩模。在干法蚀刻中，在等离子体中对硅晶片的整个表面进行处理，从而在未保留树脂图案的区域内对硅材料进行蚀刻。这里，图4(a)和图4(b)示意性地示出了截面结构。在诸如硅晶片的半导体衬底100上形成由氧化硅膜形成的栅极绝缘膜110，在其上淀积将成为栅电极的多晶硅或金属材料120，之后通过光刻处理步骤(图4(a))形成树脂图案130。在这种状态下，将半导体衬底100放置到等离子体室内，并针对接下来的干法蚀刻(图4(b))采用适于作为蚀刻靶板材料的多晶硅或金属材料120的蚀刻气体。
之后，典型地，采用由此形成的栅电极图案作为掩模，以自对准的方式掺杂提供正属性或负属性(针对硅)的杂质材料，并形成源极区/漏极区140和150。
由此形成的源极区/漏极区之间的距离变成了有效栅极长度。因此，由其制造过程中的栅电极图案精确度和杂质掺杂精确度决定有效栅极长度。
在第一步骤中，在用于形成栅电极的光刻工艺中，由于在尺寸大约为1cm×1cm的方形芯片单元内对衬底进行了高度精确的处理，因此，在理想的情况下将以不存在差异的精确度完成其制备。但是，实际上，由于在硅晶片的中央部分和边缘部分树脂涂覆厚度有时存在变化，因此可能产生微小差异。另一方面，在干法蚀刻中，由于在体积有限的蚀刻室内对半导体衬底进行批处理，因此总会产生某种差异。例如，在硅晶片之间或在300mm的硅晶片表面内其变为几个百分比的差异。
在理想情况下，这里所描述的栅极长度区别地确定晶体管的性能，因此必须在300mm晶片的整个表面均匀地形成栅极长度。
发明内容
<本发明所要解决的技术问题>
在栅极长度变短时，有阈值电压降低，晶体管的切换性能提高的趋势，但是截止状态的漏电流增大。相反，当栅极长度长时，切换性能降低。如上所述，在采用等离子体在某一尺寸内执行的干法蚀刻中，倾向于在硅晶片的表面内产生差异。在器件设计中，考虑这些差异来设定裕量。但是，随着微型化的进步，在当前状态下，变得难以提供裕量。
此外，如图5所示，在晶体管中，形成源极区140和漏极区150，使它们将栅电极120夹在中间。它们是用于注入电子和空穴的载流子的源极和漏极，使载流子从源极区140朝向漏极区150移动。近年来，源极区/漏极区由两级形成，即较浅的低浓度区域和较深的高浓度区域，我们称其为扩展部160，这样的由所谓的LDD(轻掺杂扩散层)结构形成的晶体管得到了广泛应用。
在这种情况下，扩展部160之间的距离为有效沟道长度，被扩展部160包围的区域作为沟道区决定着性能。如图5所示，将沟道区形成为在栅电极下与之重叠。如上所述，这是通过掺杂杂质材料形成的。通常，当杂质量大时，沿横向增大了扩散的扩展部，提高了横向重叠(Xj)，从而在实际上缩短了栅极长度，同时沿垂直方向增大了结深度(Yj)，其有助于提高切换速度，但是漏电流也增大了。相反，当杂质掺杂量小时，沿横向缩短了扩散的扩展部，有效栅极长度变长。近年来，采用离子注入进行杂质掺杂。离子注入是这样一种方案，其中，形成含有预期杂质的射束，并通过所述射束对衬底的整个表面进行电磁或机械扫描，从而实现掺杂。因此，表面内具有相当好的一致性，几乎不存在差异。
此外，当在杂质掺杂中采用借助等离子体的等离子体掺杂法时，在等离子体气氛内暴露样本，这与干法蚀刻类似。因此，原则上，所产生的差异将与干法蚀刻中产生的差异相同。两种处理中的差异结合起来使得结果难以估计，从而导致了必须考虑更大的裕量。
此外，在杂质掺杂之后，必须执行所谓的激活退火，其中，向衬底组分原子施加能量，使掺杂杂质在硅中处于电激活状态。出于这一目的，例如，通过卤素灯施加红外线，从而提供恢复可结晶性的热能，将杂质布置在晶格内的正确位置处，从而实现电激活。通常，由于向整个衬底上施加照射或者对衬底进行总体加热，因此类似于此的退火方法具有某些不一致性。
本发明是在考虑了所述情况的条件下得到的。其目的在于提供一种制造具有均匀的、小属性差异的半导体器件的方法和设备。
具体地，其目的在于降低晶体管的栅极长度的差异。
<解决技术问题的技术方案>
于是，根据本发明的方法是一种制造半导体器件的方法，其中，在衬底上形成多个半导体元件，所述方法包括：掺杂杂质，从而消除表示所述衬底内的图案尺寸的平面内不一致性的参数。
根据所述方法，调整杂质的状态，即扩散长度的扩展等，从而消除尺寸差异。因此，可以降低晶体管属性的差异，具体而言，可以降低有效栅极长度的差异。
此外，根据本发明的方法是一种包括下述步骤的方法：在半导体衬底表面上形成多个栅电极图案；以及调整针对源极区/漏极区的掺杂条件，从而根据在所述形成步骤中获得的图案的尺寸使有效沟道长度相等。
根据所述方法，即使当衬底内的尺寸差异在处理步骤中引起了栅极长度差异时，也可以调整扩散长度的扩展，从而使有效栅极长度均匀。此外，当在有效沟道长度中产生差异时，调整沟道杂质浓度来实现调整。此外，这里，所述半导体衬底除了硅衬底之外还包括这样的衬底，即在玻璃衬底上形成了诸如非晶硅的半导体层的衬底。
此外，根据本发明的方法是一种这样的方法，其中，在掺杂步骤中，考虑到由光刻和干法蚀刻引起的栅极图案的平面内不一致性，通过掺杂杂质消除表示平面内不一致性的参数。
根据所述方法，考虑到由光刻和干法蚀刻引起的栅极图案的平面内不一致性，在用于形成源极区/漏极区的掺杂过程中，在具有短栅极长度的区域内进行较小量的掺杂，而在具有长栅极长度的区域内进行较大量的掺杂，由此通过调整源极/漏极扩散中的掺杂条件容易地调整有效栅极长度。另一方面，可以通过掺杂调整阈值电压和切换速度，由此可以调整沟道区内的杂质浓度，进而实现调整。可以将两种调整结合起来，其目的在于进一步实现晶体管属性的一致性。
此外，根据本发明的方法是一种这样的方法，其中，在掺杂步骤中，采用等离子体掺杂形成消除平面内不一致性的等离子体分布，由此通过掺杂消除了不一致性。
根据所述方法，通过调整等离子体分布容易地消除有效栅极长度的平面内不一致性。
此外，根据本发明的方法是一种这样的方法，其中，在所述掺杂步骤中，采用离子注入法控制扫描操作，从而消除平面内不一致性。
根据所述方法，控制离子注入中的射束电流或剂量，从而容易地消除有效栅极长度的平面内不一致性。
此外，根据本发明的方法是这样一种方法，其中，在所述掺杂步骤之后，进行退火步骤，其中，在半导体衬底内提供一种分布，以消除表示在所述衬底内保留的不一致性的参数。
根据所述方法，仅通过调整退火条件来抑制有效栅极长度的差异。
此外，根据本发明的方法是一种这样的方法，其中，在所述退火步骤中，短栅极长度和长栅极长度是表示衬底内不一致性的参数，通过向具有短栅极长度的衬底部分上施加相对较小功率的激光，同时向具有长栅极长度的衬底部分上施加相对较大功率的激光消除衬底的平面内不一致性。
根据所述方法，仅通过调整激光照射条件来抑制有效栅极长度的差异。
此外，根据本发明的方法是这样的一种方法，其中，所述退火步骤包括两个步骤的退火，包括：在第一条件下退火；以及在第二条件下退火，从而消除表示在处于所述第一条件下的退火当中产生的不一致性的参数。
根据所述方法，由于采取两个步骤执行所述调整，因此实现了更高程度的精确调整。
此外，根据本发明的方法是一种这样的方法，其中，考虑到由光刻和干法蚀刻引起的栅极图案的平面内不一致性，执行激活杂质的步骤，从而消除表示由光刻和干法蚀刻引起的衬底的平面内不一致性的参数。
根据所述方法，调整激活条件，从而容易地抑制由栅极图案的平面内不一致性引起的栅极长度的差异，进而使有效栅极长度均匀。
此外，根据本发明的方法是这样一种方法，其中，调整由干法蚀刻引起的衬底的平面内不一致性，从而消除退火设备的平面内不一致性。
根据所述方法，即使当退火设备存在不一致性时，也可以通过为处理而调整栅极尺寸消除平面内不一致性，其中，可以在具有低照射功率的部分内将栅极长度蚀刻得短，在具有相对较高功率的部分内将栅极长度蚀刻得长，由此能够抑制有效栅极长度的差异。
此外，将一种根据本发明的制造半导体的设备配置为对衬底表面内的蚀刻、掺杂或退火条件进行调整。
此外，根据本发明的制造半导体的设备包括测量栅极尺寸的测量机构。
此外，根据本发明的制造半导体的设备包括测量杂质分布的测量机构。
附图说明
图1是示出了干法蚀刻和掺杂过程中的平面内不一致性(in-planeinconsistency)的示意图；(a)是示出了干法蚀刻之后的栅极长度的长度的示意图，(b)是示出了在等离子体掺杂之后掺杂量的平面内分布的示意图；
图2是示出了恰好在实施作为退火技术的激光束照射之前由微制造(光刻和干法蚀刻)和掺杂引起的表面内所产生的有效栅极长度的不一致性的示意图；
图3是示出了通过闪光灯提供的退火衬底的平面内不一致性的示意图，例如，假设将闪光灯用于退火技术；
图4是展示用于对微制造过程中的基本处理步骤进行说明的结构的截面图；以及
图5是展示用于更为具体地说明制造晶体管的处理步骤的截面图。
附图标记说明
100    硅
110   栅极绝缘膜
120   栅电极
130   光致抗蚀剂
140   源电极
150   漏电极
160   扩展部(extension)
170   栅极长度
具体实施方式
在下文中，将参考附图对本发明的实施例予以详细描述。据发现可以通过确定工艺条件实现半导体器件内的差异的降低，尤其是晶体管的栅极长度差异的降低，栅极尺寸差异或杂质注入差异被认为可以消除这些差异。在根据本发明的方法中，将所述方法主要归类为下述三种方法。
在第一种方法中，采用等离子体具有的不一致性调整等离子体的平面内分布，从而消除尺寸准确度差异，使有效沟道长度相等。
在第二种方法中，向衬底内注入杂质，从而在退火之前引起不一致性的产生，并针对衬底的每一部分在不同的退火条件下对处于这一状态下的衬底进行电激活。
在第三种方法中，考虑退火技术的不一致性，主要调整恰好位于退火之前的处理，即干法蚀刻和掺杂处理步骤，从而最终消除不一致性。
首先，简而言之，在第一种方法中，调整等离子体掺杂的一致性，或者使两种等离子体相互匹配，从而消除用于蚀刻栅电极的等离子体的平面内分布。
在第二种方法中，把握与恰在退火之前制备的晶体管的性能相关的平面内差异，并且执行退火时所采取的方式为，向栅极长度实际变长的衬底部分施加较低功率的能量，而向栅极长度实际变短的衬底部分施加较大功率的能量，从而消除在假设通过对衬底进行退火来提供理想的平面内一致性时产生的平面内差异。
在第三种方法中，调整干法蚀刻条件或掺杂条件，从而消除退火处理步骤中的平面内不一致性。更具体地说，在对整个表面施加照射的退火技术中，例如被称为灯光退火、尖锋脉冲(spike)退火和闪光灯退火的技术集合，通常向整个衬底施加射束，从而在保持高成品率的同时执行退火处理步骤。用于退火的光源具有尺寸限制，从而导致了衬底的平面内不一致性成为了一个目标。为了解决由光源引起的不一致性问题，通过设定条件消除光源的不一致性以执行干法蚀刻和掺杂处理步骤。
(实施例1)
硅衬底为圆形(晶片)，将其直径标准化为200mm或300mm。由于对晶片进行等离子体处理，因此通常提供二维分布。这里，为了简化说明，将其描述为一维分布。如图5中的截面图所示，通过对诸如多晶硅和金属的材料进行干法蚀刻形成栅电极图案，尺寸表现出由干法蚀刻引起的取决于衬底的平面内一致性的差异。图1(a)示出了图5的截面所示的尺寸(栅极长度)170的晶片平面内分布。在图1(a)所示的分布中，栅极长度随着靠近晶片的外边缘而变长，在靠近中央部分的位置栅极长度相对较短。在处于这一状态的晶片的实际处理步骤中，在通过等离子体氧化实现的灰化(去除掩模)以及液相清洁处理步骤之后，根据需要，通过光刻处理步骤形成掩模，之后执行掺杂步骤。为了解决前述干法蚀刻处理步骤中的不一致性问题，对具有较长栅极长度的部分进行相对较大量的掺杂，而对具有较短栅极长度的部分进行相对较小的量的掺杂。由此，使所得到的有效栅极长度均匀，使晶体管属性的分布一致。
在该实施例中，在执行处理步骤时，采用等离子体实施等离子体掺杂。在等离子体掺杂中，等离子体总是具有不一致性(分布)。这里，调整等离子体的不一致性，其目的在于解决上述有效栅极长度的不一致性问题。因而，如图1(b)所示，在晶片的边缘部分将在处理室内产生的等离子体密度调高，其采取的方式为，在晶片的外缘侧进行相对较大量的掺杂，在靠近晶片的中央部分处进行相对较小量的掺杂。例如，调整等离子体分布，其采取的方式使晶片***部分的外加磁场更强。
这里所采取的等离子体工艺设备可以具有平行板电极结构，其设有用来调整每一区域的外加电压的调整机构，其中，可以在***部分将外加电压调高。
之后，执行最终的用于激活杂质的退火处理。
因而，在晶片表面内获得了1％或更低的栅极长度差异，由此显著提高了一致性。此外，采用这一方法改善晶体管属性的一致性，并针对半导体器件的制造获得了足够的性能。
(实施例2)
在实施例1中，将干法蚀刻条件与等离子体掺杂条件结合来制造具有相当高的一致性的晶体管。但是，仍然存在1％的差异。为了更为彻底地消除差异，这里，将描述一种方法，在所述方法中，采用激光调整退火状态，从而进一步提高一致性。
激光束具有调准波长，其优点在于可以将具有最佳波长的光束施加到衬底上，其缺点在于难以将光束同时施加到大面积上。典型地，扫描沿直线延伸的激光束，或者分别将激光束施加到小区域上。
在该实施例中，采用分隔照射的属性改变每次独立照射的强度、时间周期或波长，从而实现最佳退火，从而使最终完成的晶体管的属性的差异达到最小。
图2(a)示出了与实施例1类似的由一维分布表示的晶片平面内差异的分布图，该示意图示出了掺杂之后退火之前晶片表面内的有效栅极长度的差异分布。由该图可以看出，在晶片的中央部分有效栅极长度相对较长，而在晶片的边缘部分则相对较短。这是考虑掺杂属性的结果。就此而言，在施加激光时，在具有最长有效栅极长度的晶片中央部分和具有最短有效栅极长度的晶片边缘部分之间所施加的激光的强度存在5％的变化。例如，中央部分的强度为1000mJ/cm2，边缘部分为950mJ/cm2。
在照射强度的差异的影响下，对中央部分的退火更强，从而使扩散长度扩展得长，而边缘部分的扩展则受到了抑制。因而，中央部分的有效栅极长度变短，而边缘部分受到得退火更为温和，因而有效栅极长度变长。借助这一效果，能够将激光照射之前的1％的差异降低至大约0.3％的差异。
此外，除了采用激光扫描每一区域的退火方法以外，还建议采用这样一种退火方法，其实质上基于闪光灯对晶片整个表面的照射。这对提高生产率是重要的，但是当最终制造的晶体管内的差异仍然很大时，其效果将减半。这是因为无法获得足够的成品率。这里，在施加闪光灯或卤钨灯的光束时，可以针对每一区域向衬底施加光束，从而改变每次照射的强度。因此，能够调整有效栅极长度。与上述样本类似，对于晶片中央部分的有效栅极长度较长，晶片边缘部分的有效栅极长度较短的衬底而言，在照射中央部分的光强和照射边缘部分的光强之间能够使光强发生8％的改变。
就采用闪光灯的退火而言，例如，我们认为允许27到40J/cm2的调整。要想改变光强，采用ND滤波器或衰减器实现高度精细的调整。
在这种情况下，在每次向单个芯片施加光束时，由于光源的设计的原因，光强变得过强。于是，采取每次针对25个芯片的照射，其中，将光束的形状构造成5cm×5cm的方形用来照射。这里，响应于激光强度分布，调整闪光灯退火的强度单位，与此同时对其进行监测。例如，确定闪光灯的扫描速率，以消除掺杂等离子体的强度分布差异。因此，能够将退火之前1％的衬底的有效栅极长度差异降至0.5％左右。此外，可以在5cm×5cm的方形内，即激光束的单位照射面积内，提供光强差异。在这样做时，在设计成5cm×5cm的方形的滤色器的表面内提供差异。或者，在采用液晶作为ND滤波器或衰减器时，提高了更为动态地形成差异的灵活性。
此外，在实施例2中，调整激光强度或灯光强度，但是也可以通过使强度恒定而调整照射时间来执行这一方案。
(实施例3)
在实施例2中，已经描述了分隔闪光灯的照射区域，以调整退火。但是，这导致了成本的增加。这里，目的在于调整栅极工艺条件或杂质掺杂条件，从而使通过退火最终获得的有效栅极长度恒定，而不是采取事先知道闪光灯的不一致性由此来调整闪光灯的方案。
首先，针对测量闪光灯退火设备的不一致性的方法，按照下述说明测量氧化率。在这种方法当中，首先向用于闪光灯退火的设备当中引入氧化气氛，从而针对固定时间周期在固定温度下对硅衬底表面进行氧化。
以这种方式，通过测量氧化物膜的膜厚度了解晶片表面内光量的分布。此外，测量氧化物膜的二维分布，以检测灯的光量分布。
与实施例2类似，图3示出了本实施例所采用的闪光灯退火设备的不一致性一维图示。从图3显然可以看出，晶片边缘部分的光强相对较强，而中央部分的光强相对较弱。在晶片的整个表面内观察到了大约2％的变化。对此予以校正的方案为干法蚀刻和等离子体掺杂。通过条件设置形成与所述差异相反的分布，从而消除所述差异。
首先，通过干法蚀刻形成具有3％的差异的分布。如图1(a)所示，在晶片的中央部分栅极长度相对较短，而在边缘部分则相对较长。对所述分布实施等离子体掺杂，以形成1.2％左右的有效栅极长度差异。向衬底上照射强度分布具有2％的差异的上述闪光灯光束，以降低有效栅极长度差异，最终允许形成作为晶体管属性的小于等于0.7％的强度分布。
(实施例4)
在该实施例中，将描述一种方案，其中采用离子注入进行沟道掺杂，以补偿由有效栅极长度差异引起的属性差异。在到目前为止的实施例中，描述了诸如用于形成源极区/漏极区的掺杂的降低有效栅极长度的差异的方案。这里，目的不再是降低有效栅极长度的差异，而是通过沟道掺杂调整阈值，由此补偿属性差异，与此同时有效栅极长度自身保持不变。这里，将描述通过调整阈值电压降低属性差异，其中包括在形成栅电极之后实施调整阈值电压的掺杂。
上文已经描述过，在具有较长栅极长度的晶体管中，降低阈值的目的在于加强驱动电压的降低并提高切换速度。另一方面，在具有较短栅极长度的晶体管中，提高阈值以抑制漏电流。
出于这一目的，可以通过离子注入控制三种类型的掺杂。其中之一是已经描述过的采用等离子体掺杂形成源极/漏极。到目前为止，在用于形成源极/漏极的离子注入中，在我们称之为批处理的处理过程中，对几片或几十片晶片进行高速机械旋转，并向所述的晶片上照射离子束，以确保一致性。
另一方面，在此之后，为了实现一致性逐个对晶片进行处理。首先，在对单个晶片进行扫描时，针对每一晶片进行调整。例如，与实施例1类似，当如图1(a)所示，栅极长度分布为中央部分短而边缘部分相对较长时，在中央部分进行少量掺杂，而在边缘部分进行大量掺杂，以消除属性。有两个实现这一目的的方案。第一方案为提高中央部分的扫描速率，并降低边缘部分的扫描速率。此外，第二方案为使中央部分的扫描过程中的射束电流值小，使边缘部分的扫描过程中的射束电流值大。
此外，当离子注入能量高时，离子向衬底中渗透得深。这一反应导致了短有效沟道长度。因此，可以采取这样的方式处理，即改变加速电压，从而使边缘部分的能量高，而中央部分的能量低。
为了测量执行该操作的射束电流，可以采用射束电流测量设备实现测量，该设备配有采用超导体的磁屏蔽部分(日本专利申请No.2003-71028)。所述射束电流测量设备的特征在于包括磁场传感器和由超导体形成的磁屏蔽部分，在磁屏蔽部分中，提供缝隙，从而将磁场传感器从射束穿过其传输的空间磁屏蔽。更具体地说，将所述设备配置为具有：设置在有待测量的射束路径上的传感线圈；作为用来检测对应于射束电流的磁场的磁场传感器的SQUID；作为用来将通过传感线圈检测的磁通量传输至测量部分的磁通量传输部分的垫圈(washer)线圈；以及测量部分，所述测量部分具有感测所传输的磁通量的超导器件、传输反馈电流从而消除穿过超导器件的磁通量变化的反馈线圈、SQUID输入线圈和SQUID。通过前置放大器和积分器将SQUID的输出引导至输出端子，并通过反馈电阻器将其反馈至反馈线圈。
这里，对于传感线圈而言，采用这样一种线圈，其中，在软磁性材料芯上缠绕超导线，通过软磁性材料芯收集由射束电流生成的磁场，从而在线圈上诱发超导电流。将在线圈上诱发的超导电流传输至与SQUID相邻设置的线圈。响应于射束电流的变化，通过线圈传输的超导电流发生改变，从而改变穿过SQUID的磁通量。但是，提供这种配置的方式为，通过反馈线圈传输反馈电流，从而不改变穿过SQUID的磁通量的量，并且消除所述变化。所述反馈电流与射束电流值的变化成正比，测量反馈电流，从而以高精确度检测射束电流值的变化。
类似于此的方法实现了更高程度的精确测量。之后，采用这一测量方法测量输出电流，采用具有预期的经调整的输出电流值的射束电流执行高度精确的离子注入。这里，通过在形成栅电极之前执行的用于调整阈值的离子注入调整阈值，由此对栅极长度进行有效调整。
在这种情况下，调整沟道杂质浓度，从而使阈值在中央部分高，并使阈值在边缘部分低。可以类似地执行相似的阈值调整，从而实现对所谓的口袋(pocket)注入(或所谓的束晕(halo)注入)的控制，由此在形成栅电极之后抑制源极/漏极扩展。结合源极/漏极扩展注入、阈值调整注入和口袋注入(或称之为束晕注入)这三种类型的控制，从而在晶片内将晶体管内的差异降至1％以下。
此外，由于对源极/漏极(及扩展)采取离子注入导致生产量的降低，因此采用集束离子等提高生产率，或者，当然还可以采用等离子体掺杂，或者将等离子体掺杂与集束离子结合实现其效果。
<工业实用性>
如上所述，根据本发明，降低晶片或衬底的平面内差异，从而使属性均匀，并且可以实施高产率的半导体工艺。
本发明不仅有助于包括在诸如硅衬底的半导体衬底上形成晶体管的要求一致属性的半导体器件的制造，还有助于在液晶衬底上形成薄膜晶体管(TFT)。

Claims (13)

1.一种制造半导体器件的方法，其中在衬底上形成多个半导体元件，所述方法包括：
掺杂杂质，从而消除表示所述衬底内的图案尺寸的平面内不一致性的参数。
2.根据权利要求1所述的制造半导体器件的方法，其包括的步骤有：
在半导体衬底表面上形成多个栅电极图案；以及
调整针对源极区/漏极区的掺杂条件，从而根据在所述形成步骤中获得的图案的尺寸使有效沟道长度相等。
3.根据权利要求2所述的制造半导体器件的方法，其中，在所述掺杂步骤中，考虑到由光刻或干法蚀刻引起的栅极图案的平面内不一致性，掺杂杂质以消除表示平面内不一致性的参数。
4.根据权利要求2或3所述的制造半导体器件的方法，其中，在所述掺杂步骤中，采用等离子体掺杂形成用于消除平面内不一致性的等离子体分布。
5.根据权利要求2或3所述的制造半导体器件的方法，其中，在所述掺杂步骤中，采用离子注入法控制扫描操作，从而消除平面内不一致性。
6.根据权利要求1到5中的任何一项所述的制造半导体器件的方法，其包括的步骤有：
在所述掺杂步骤之后，进行退火，从而在半导体衬底内提供一种分布，以消除表示在所述衬底内保留的不一致性的参数。
7.根据权利要求1到6中的任何一项所述的制造半导体器件的方法，其中，在所述退火步骤中，短栅极长度和长栅极长度是表示衬底内不一致性的参数，通过向具有短栅极长度的衬底部分上施加相对较小功率的激光，同时向具有长栅极长度的衬底部分上施加相对较大功率的激光消除衬底的平面内不一致性。
8.根据权利要求1到7中的任何一项所述的制造半导体器件的方法，其中，所述退火步骤包括两个步骤的退火，包括：
在第一条件下退火；以及
在第二条件下退火，从而消除表示在处于所述第一条件下的退火当中产生的不一致性的参数。
9.根据权利要求1或2所述的制造半导体器件的方法，其包括的步骤有：
考虑到由光刻或干法蚀刻引起的栅极图案的平面内不一致性，激活杂质以消除表示由光刻或干法蚀刻引起的衬底内的平面内不一致性的参数。
10.根据权利要求1或2所述的制造半导体器件的方法，其中，调整由干法蚀刻引起的衬底的平面内不一致性，从而消除退火设备的平面内不一致性，其中，在具有低照射功率的部分内可以将栅极长度蚀刻得短，而在具有相对较高功率得部分内可以将栅极长度蚀刻得长。
11.一种制造半导体的设备，其实施根据权利要求1所述的制造半导体器件的方法，其中，可以在衬底表面内调整蚀刻、掺杂或退火条件。
12.根据权利要求11所述的制造半导体的设备，包括：
测量栅极尺寸的测量机构。
13.根据权利要求11或12所述的制造半导体的设备，包括：
测量杂质分布的测量机构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716063A (zh) * 2013-12-13 2015-06-17 台湾积体电路制造股份有限公司 减少soc应用中的芯体对芯体失配的方法
CN105518847A (zh) * 2013-09-04 2016-04-20 高通股份有限公司 改变多核的栅极长度的***和方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070115907A (ko) * 2005-03-31 2007-12-06 마쯔시다덴기산교 가부시키가이샤 플라즈마 도핑 방법 및 장치
US20070293026A1 (en) * 2006-06-16 2007-12-20 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
US7790586B2 (en) * 2006-11-15 2010-09-07 Panasonic Corporation Plasma doping method
JP5086700B2 (ja) * 2007-06-06 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2013172082A (ja) 2012-02-22 2013-09-02 Toshiba Corp パターン形成方法、半導体装置の製造方法および塗布装置
JP6473659B2 (ja) * 2015-05-13 2019-02-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255230A (en) * 1980-02-22 1981-03-10 Eaton Corporation Plasma etching process
JPS5897863A (ja) 1981-12-07 1983-06-10 Toshiba Corp 半導体装置の製造方法
JPS6347924A (ja) * 1986-08-18 1988-02-29 Nec Corp 半導体装置の製造方法
JPH0461283A (ja) * 1990-06-28 1992-02-27 Nec Kansai Ltd 半導体装置の製造方法
JPH04282820A (ja) * 1991-03-11 1992-10-07 Nippon Telegr & Teleph Corp <Ntt> パタン形成方法
JPH05206053A (ja) 1992-01-30 1993-08-13 Matsushita Electric Ind Co Ltd 結晶損傷除去装置
JPH05206045A (ja) 1992-01-27 1993-08-13 Hitachi Ltd 半導体装置の製造方法
JP2530990B2 (ja) 1992-10-15 1996-09-04 富士通株式会社 薄膜トランジスタ・マトリクスの製造方法
US5738731A (en) 1993-11-19 1998-04-14 Mega Chips Corporation Photovoltaic device
JP2919254B2 (ja) 1993-11-22 1999-07-12 日本電気株式会社 半導体装置の製造方法および形成装置
US5897346A (en) 1994-02-28 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing a thin film transistor
JPH0864796A (ja) * 1994-08-26 1996-03-08 Olympus Optical Co Ltd 固体撮像装置の製造方法
JPH0917867A (ja) 1995-06-30 1997-01-17 Nkk Corp 半導体装置におけるコンタクト部の形成方法
JP3545526B2 (ja) 1996-01-19 2004-07-21 株式会社東芝 半導体装置の製造方法
JPH1064801A (ja) * 1996-08-13 1998-03-06 Sony Corp 露光装置及び露光方法
US5908307A (en) 1997-01-31 1999-06-01 Ultratech Stepper, Inc. Fabrication method for reduced-dimension FET devices
US6042687A (en) * 1997-06-30 2000-03-28 Lam Research Corporation Method and apparatus for improving etch and deposition uniformity in plasma semiconductor processing
JPH1154451A (ja) 1997-08-07 1999-02-26 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
TW388087B (en) 1997-11-20 2000-04-21 Winbond Electronics Corp Method of forming buried-channel P-type metal oxide semiconductor
JPH11233450A (ja) * 1998-02-16 1999-08-27 Matsushita Electron Corp 半導体装置の製造方法
US6096628A (en) * 1998-11-06 2000-08-01 Advanced Micro Devices, Inc. Method of controlling effective channel length of semiconductor device by non-doping implantation at elevated energies
KR100316707B1 (ko) 1999-02-05 2001-12-28 윤종용 모스 트랜지스터 및 그 제조방법
JP2003506890A (ja) * 1999-08-06 2003-02-18 アクセリス テクノロジーズ インコーポレーテッド 基板の表面間に均一な注入ドーズ量を与えるためのシステム及び方法
KR100839259B1 (ko) 2000-03-17 2008-06-17 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 레이저 어닐링 및 급속 열적 어닐링에 의한 울트라샬로우접합 형성 방법
JP4171162B2 (ja) 2000-05-30 2008-10-22 三洋電機株式会社 光起電力素子およびその製造方法
KR100351516B1 (ko) * 2000-09-06 2002-09-05 한국과학기술연구원 입체 고분자 재료의 표면처리방법
US7270724B2 (en) * 2000-12-13 2007-09-18 Uvtech Systems, Inc. Scanning plasma reactor
KR100408405B1 (ko) * 2001-05-03 2003-12-06 삼성전자주식회사 반도체 소자의 제조 장치
US6909930B2 (en) 2001-07-19 2005-06-21 Hitachi, Ltd. Method and system for monitoring a semiconductor device manufacturing process
JP4158384B2 (ja) * 2001-07-19 2008-10-01 株式会社日立製作所 半導体デバイスの製造工程監視方法及びそのシステム
US6737358B2 (en) * 2002-02-13 2004-05-18 Intel Corporation Plasma etching uniformity control
DE10208164B4 (de) * 2002-02-26 2006-01-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern einer elektrischen Eigenschaft eines Feldeffekttransistors
US6713819B1 (en) 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication
JP3746246B2 (ja) 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
US7135423B2 (en) 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
JP4589606B2 (ja) 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
KR100546334B1 (ko) * 2003-07-01 2006-01-26 삼성전자주식회사 반도체 웨이퍼의 각 영역별로 불순물 농도가 다른 집적회로 반도체 소자 및 그 제조방법
CN100437912C (zh) 2003-08-25 2008-11-26 松下电器产业株式会社 杂质导入层的形成方法和器件的制造方法
US7501332B2 (en) 2004-04-05 2009-03-10 Kabushiki Kaisha Toshiba Doping method and manufacturing method for a semiconductor device
US20060205192A1 (en) 2005-03-09 2006-09-14 Varian Semiconductor Equipment Associates, Inc. Shallow-junction fabrication in semiconductor devices via plasma implantation and deposition

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105518847A (zh) * 2013-09-04 2016-04-20 高通股份有限公司 改变多核的栅极长度的***和方法
CN104716063A (zh) * 2013-12-13 2015-06-17 台湾积体电路制造股份有限公司 减少soc应用中的芯体对芯体失配的方法
US9666495B2 (en) 2013-12-13 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing core-to-core mismatches in SOC applications
CN104716063B (zh) * 2013-12-13 2018-02-27 台湾积体电路制造股份有限公司 减少soc应用中的芯体对芯体失配的方法
US10002802B2 (en) 2013-12-13 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing core-to-core mismatches in SOC applications

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