CN1964038A - 具有梁柱结构的三维晶片堆叠结构及三维晶片堆叠的方法 - Google Patents

Abstract

本发明提供了一种晶片堆叠结构及三维晶片堆叠的方法，该晶片堆叠结构包含具有多个金属支撑结构的第一晶片，以及堆叠在该第一晶片上方的一第二晶片，其中，该第二晶片可以为表面朝上或表面朝下。所述的金属支撑结构配置在每一芯片位置上并且从该第一晶片上方的硅表面延伸到该第二晶片底座的硅表面。该金属支撑结构在两个硅表面之间形成一支撑力量，以保护低介电层使其能够免于垂直应力或剪应力的破坏。

Description

具有梁柱结构的三维晶片堆叠结构及三维晶片堆叠的方法

技术领域

本发明涉及一种三维晶片堆叠结构及三维晶片堆叠的方法，尤其是涉及一种在两硅基板之间包含金属支撑结构的三维晶片堆叠结构及三维晶片堆叠的方法。

背景技术

随着电子制造技术的发展，越来越多的电子产品以可移植性、高功能性以及轻薄短小为其发展目标。然而，这样的发展趋势下，电子产品所搭配的电子芯片的功能性及其所包含的电路装置也势必会越来越多而且也会越来越复杂，而在芯片面积微小化的需求下，尽管目前晶片制造的微影制作过程(lithographic process)仍不断地往45nm、32nm甚至更小尺寸演进；然而，无论如何，未来芯片设计的重大改变将会是必然的结果。因此，一种前瞻性的三维的晶片堆叠的技术已开始逐步发展。

请参阅图1，其为说明公知的一种三维晶片堆叠结构的示意图。如图1中所示，该晶片堆叠结构100’包含一第一晶片10’、一第二晶片20’以及一第三晶片30’；其中所述晶片10’-30’由一基板12’、22’、32’以及一装置层所构成；其中，不同的晶片之间通过一结合层(bonding layer)来完成晶片的堆叠；其中，该第一与第二晶片10’、20’的装置层相邻排列，因而形成一面对面(face to face)的堆叠结构，而该第二晶片与该第三晶片20’、30’则由基板与装置层相邻排列，因而形成一背对面(back to face)的堆叠结构。如图中所示，所述晶片10’-30’的装置层上包含多数个电路装置16’、26’、36’等，而不同晶片上的电路装置则通过信号通道(signal vias)15’来实现相互电连接的目的。

尽管上述的晶片堆叠结构100’可以视芯片设计的需要而重复地堆叠多个晶片，然而，在越来越多的晶片堆叠结构以及越来越复杂的电路装置配置的情况下，存在各装置层中的低介电(low-k)材料很可能会因为堆叠结构的压应力，或者电路操作时所产生的热应力而产生破坏，进而造成整个芯片电路的毁损。

尽管如上述的晶片堆叠结构100’中，其具有连接不同晶片的信号通道结构，然而，这些信号通道并没有直接配置于所述装置层的两个坚硬表面上，因此无法对所述装置层产生支撑的效果。因而该晶片堆叠结构并无法避免装置层中的低介电材料因应力而造成的破坏。

综上所述，如何使晶片堆叠结构中的低介电材料层能够抵挡压应力或热应力所产生的形变或破坏，已是本领域亟待克服的一大课题。有鉴于此，为了有效地克服上述所遭遇的问题，本申请的发明人提出了一种具有梁柱结构的三维晶片堆叠结构。

发明内容

本发明的第一种方案提出了一种三维晶片(wafer)堆叠结构，其包含一第一晶片，该第一晶片具有一第一装置层与一第一基板，其中该第一装置层具有至少一芯片(chip)及至少一低介电材料；一第二晶片，设置在该第一晶片之上，该第二晶片具有一第二装置层与一第二基板；以及至少一金属支撑结构，该金属支撑结构位于该芯片位置上，其中该金属支撑结构垂直排列并且从该第一基板的上表面延伸到该第二基板的下表面，以使该低介电材料免于应力的破坏。

根据上述技术构思，其中该第一与第二装置层相邻排列，以使该第一与第二晶片形成一面对面的堆叠结构。

根据上述技术构思，其中该金属支撑结构在该第一与第二装置层中垂直对齐(vertically aligned)。

根据上述技术构思，其中该第一装置层与第二基板相邻排列，以使该第一与第二晶片形成一背对面的堆叠结构。

根据上述技术构思，其中该第一基板与第二基板相邻排列，以使该第一与第二晶片形成一背对背的堆叠结构。

根据上述技术构思，其中该第一与第二基板选自于硅基板、包含二氧化硅的硅基板以及包含氮/硅氧化物的硅基板其中之一。

根据上述技术构思，其中该金属支撑结构排列在该芯片上的任一位置上。

根据上述技术构思，其中该三维晶片堆叠结构包含多个支撑结构分别排列在该电路上的不同位置上。

根据上述技术构思，其中所述支撑结构的排列位置形成矩阵排列、环状排列及其它对称排列形式其中之一。

根据上述技术构思，其中该金属支撑结构为柱状及梁状结构其中之一，以提供纵向与横向的支撑。

根据上述技术构思，其中该金属支撑结构由高热传导率的材料所组成。

根据上述技术构思，其中该金属支撑结构还贯穿该第一与第二基板层，以将该第一与第二晶片间的热能传递到该晶片堆叠结构外侧。

根据上述技术构思，其中该低介电材料为一多孔隙(porous)材料。

本发明的第二种方案也提出一种三维晶片堆叠结构，其包含一第一晶片，该第一晶片具有一第一装置层与一第一基板，其中该第一装置层具有至少一第一电路及至少一低介电材料；一第二晶片，设置在该第一晶片之上，该第二晶片具有一第二装置层与一第二基板，其中该第二装置层具有至少一第二电路；以及至少一通道(via)，其贯穿该第二基板而使该第二电路电连接至该第一装置层；其中，该第一与第二晶片分别包含至少一金属支撑结构，所述金属支撑结构设立在该第一与第二电路位置上，并且分别从所述基板往所述装置层的方向垂直排列，以使该低介电材料免于应力的破坏。

根据上述技术构思，其中该第一与第二基板选自于硅基板、包含二氧化硅的硅基板以及包含氮/硅氧化物的硅基板其中之一。

根据上述技术构思，其中该第一与第二晶片为同线宽制作过程的晶片。

根据上述技术构思，其中该第二晶片为低解析度(高线宽)制作过程的晶片。

根据上述技术构思，其中该第二电路包含静电放电保护电路(ESD)、被动组件、驱动电路以及电源/接地屏蔽(P/G shielding)电路。

本发明的第三种技术方案也提出一种晶片堆叠结构，其包含一第一晶片，该第一晶片具有一装置层以及一基板，其中，该装置层中包含至少一电路及至少一低介电材料，而该基板用以承载该装置层；一第二晶片，该第二晶片设置于该第一晶片之上；以及一支撑结构，设立于该第一与第二晶片之间的该电路位置，并从该基板往该第二晶片垂直延伸，以使该低介电材料免于应力的破坏。

根据上述技术构思，其中该基板选自于硅基板、包含二氧化硅的硅基板以及包含氮/硅氧化物的硅基板其中之一。

根据上述技术构思，其中该第一与第二晶片为不同线宽制作过程的晶片。

根据上述技术构思，其中该第二晶片包含一电路层。

根据上述技术构思，其中该电路层表面朝下，以使该第一与第二晶片形成一面对面的堆叠结构。

根据上述技术构思，其中该支撑结构垂直贯穿该装置层与该电路层。

根据上述技术构思，其中该电路层包含静电放电保护电路、被动组件、驱动电路以及电源/接地屏蔽电路其中之一。

根据上述技术构思，其中该电路层表面朝下，以使该第一与第二晶片形成一背对面的堆叠结构。

根据上述技术构思，其中该支撑结构为柱状及梁状结构其中之一，以提供纵向与横向的支撑。

根据上述技术构思，其中该支撑结构由高热传导率的材料所组成。

根据上述技术构思，其中该支撑结构还贯穿该基板，以将该第一与第二晶片间的热能传递到该晶片堆叠结构外侧。

本发明的第四种技术方案提出一种三维晶片堆叠的方法，其包含下列步骤：(a)提供一第一晶片；B提供一第二晶片；(c)在该第一晶片上形成一支撑结构；(d)在该第二晶片上形成多个连接通道，以使该第二晶片的上下两侧彼此电连接；以及(e)接合该第一与第二晶片，以完成该三维晶片堆叠结构。

根据上述技术构思，其中步骤(c)中，该支撑结构为柱状及梁状结构其中之一。

根据上述技术构思，其中在步骤(d)中，利用一紫外线〔UV〕激光方法、二氧化碳〔CO2〕气体激光方法与一化学蚀刻方法其中之一而形成该连接通道。

根据上述技术构思，其中于步骤(e)中还包含在部分连接通道内填入一导电材料，以使该第二晶片的上下两侧彼此电连接。

根据上述技术构思，其中于步骤(e)中还包含在该部分连接通道内形成一绝缘层，以使该导电材料与该部分连接通道以外的电路产生绝缘。

根据上述技术构思，其中于步骤(e)中还包含在该第二晶片上形成一布线层，以使该第二晶片上的电路与该部分通道相互电连接。

本发明的第五种技术方案也提出一种晶片堆叠结构，其包含一第一晶片，该第一晶片具有一装置层以及一基板，该装置层中包含一电路及一低介电材料，而该基板用以承载该装置层；以及一第二晶片，其设置于该第一晶片之上；以及一应力保护装置，其设立于该第一与第二晶片之间，并从该基板往该第二晶片垂直延伸，以使该低介电材料免于应力的破坏。

本发明的第六种技术方案也提出一种三维芯片堆叠结构，其包含一第一芯片，该第一芯片具有一电路层以及一基板，其中，该电路层包含一电路及一低介电材料，而该基板用以承载该电路层；以及一第二芯片，其设置于该第一芯片之上；以及一应力保护装置，其设置于该第一与第二芯片之间，并从该基板往该第二芯片垂直延伸，以使该低介电材料免于应力的破坏。

综上所述，本发明提供了一种创新的三维晶片堆叠结构。与公知的三维晶片堆叠结构相比，本申请所提出的三维晶片堆叠结构除了在不同的晶片之间包含连接通道(via)以连接两晶片上方的电路装置外，还在晶片的每一芯片位置上设置至少一金属支撑结构，其中，所述金属支撑结构可以矩阵型态排列在所述芯片上，也可以排列在每一芯片的周围或任意位置上。通过本发明所提出的金属支撑结构可以使各等晶片之间的低介电材料，免于受到应力的破坏。

本发明可以通过下列搭配附图的较佳具体实施例说明，以能够得到对本发明更深入的了解：

附图说明

图1为说明公知的一种晶片堆叠结构图；

图2A为说明本发明第一具体实施例的晶片堆叠结构图；

图2B为说明本发明第二具体实施例的晶片堆叠结构图；

图2C为说明本发明第三具体实施例的晶片堆叠结构图；

图2D为说明本发明第四具体实施例的晶片堆叠结构图；

图3A及图3B分别为说明本发明的晶片堆叠结构中该金属支撑结构配置的俯视图；以及

图4为说明本发明的晶片堆叠结构的制造流程图。

其中，附图标记说明如下：

10’、20’、30’  晶片        13’    接合层

12’、22’、32’  基板        15’    信号通道

16’、26’、36’  电路装置    S11-S30 制作过程步骤

10                第一晶片    20      第二晶片

12                第一基板    22      第二基板

14                第一装置层  24      第二装置层

16、26            电路装置    18、28  低介电层

15                信号通道    25      金属支撑结构

30                ESD保护电路 100-400 晶片堆叠结构

具体实施方式

本发明的三维晶片堆叠结构利用逐层沉积或激光钻孔方式在晶片上的两坚硬表面(或基板)之间形成一金属支撑结构，以提供支撑该结构层的目的，达到强化该低介电材料层的目的。

请参阅图2A-图2D，其说明本发明的三维晶片堆叠结构的各种不同的具体实施例。如图2A所示，本发明第一具体实施例的三维晶片堆叠结构100由一第一晶片10与一第二晶片20所构成，其中所述第一与第二晶片10、20均表面朝上(face up)排列(或称为背对面(back to face or back to front)的堆叠结构)，其中，所述第一与第二晶片10、20分别包含一第一与第二基板层12、22与一第一与一第二装置层14、24。所述第一与第二装置层14、24分别包含多个电路装置16、26(所述电路装置通常整合成集成电路芯片的型态)以及其低介电层18、28，其中该低介电材料可以是传统的低介电材料，如二氧化硅，或者是多孔隙(porous)材料等。另外，为了使所述第一与第二装置层14、24上的电路装置16、26能够进行信号传递，在该第一与第二晶片10、20之间还包含一信号通道15，以连接所述第一与第二晶片上的电路装置16、26。除了上述结构外，本发明的三维晶片堆叠结构100还包含至少一金属支撑结构25，以使所述低介电材料层18、28免于遭受应力的破坏。

如图2A中所示，该金属支撑结构25排列在所述电路装置16、26上的坚硬表面(rigid surface)上，或是从所述第一或第二基板12、22的坚硬表面上垂直地向表面延伸(vertically extending)。所述的坚硬表面指由硅、二氧化硅、硅基板上的氮硅氧化物(如Si₃N₄ on Si)等材料的表面，但这里所述的坚硬表面不包括所述低介电材料层18、28上、供接线目的所使用的二氧化硅或氮化硅表面。

如图2A中所示，所述的金属支撑结构25主要包含于所述第一与第二装置层中14、24中；然而，在其它较佳实施例中，该金属支撑结构25也可以贯穿所述第一与第二基板12、22，以避免所述基板12、22因形变而对其装置层14、24产生压应力或剪应力而破坏所述低介电层18、28。此外，图2A中还表示了该金属支撑结构25不同的排列组态的具体实施例：如排列组态(一)所示，其表示该金属支撑结构25利用沉积方式、逐层地往上沉积而成；排列组态(二)则利用钻孔的方式，形成金属支撑结构25的通道后再形成该金属支撑结构25；如排列组态(三)所示，排列在同一晶片中、如第二晶片20中的金属支撑结构25，必须垂直对齐排列(vertical aligned)，才能达到强化该第二装置层24的低介电层28，然而，在本实施例中的背对面的晶片堆叠结构中，不同晶片上的金属支撑结构25，则未必需要垂直对齐。

请继续参阅图2B，其说明本发明第二具体实施例的三维晶片堆叠结构200。与前述的第一具体实施例的三维晶片堆叠结构100相比，该三维晶片堆叠结构200的第二晶片20表面向下(face down)排列(也称为面对面堆叠结构)，除了此处具有差别之外，所述第一与第二晶片的结构组成与第一实施例的三维晶片堆叠结构100完全相同。如图2B中所示，由于所述第一与第二装置层14、24相邻排列，不但可以降低装置层的厚度，也可以大幅缩短该信号通道15的传递距离。而在该金属支撑结构25的排列组态上，也可以如前述实施例以逐层沉积方式(一)或钻孔方式(二)来实施。值得注意的是，在面对面的晶片堆叠结构200中，所述第一与第二晶片10、20上的金属支撑结构25必须维持垂直排列，才能有效地对所述第一与第二装置层14、24提供结构支撑作用。因此，如图2A中的第(三)种金属支撑结构排列组态并不适用于本实施例中。

请继续参阅图2C，其说明本发明第三具体实施例的三维晶片堆叠结构300。如图3C中所示，该三维晶片堆叠结构300的第一与第二晶片10、20同样包含基板12和22、装置层14和24、低介电层18和28、信号通道15以及金属支撑结构25等构件；本实施例与前述的三维晶片堆叠结构100或200实施例的主要差别在于该第一与第二晶片10、20的基板相邻排列，以形成背对背(back to back)的晶片堆叠结构。

请继续参阅图2D，其说明本发明第四具体实施例的三维晶片堆叠结构400。如图中所示，该三维晶片堆叠结构400包含一第一晶片10与一第二晶片20，其中，该第一晶片10具有一基板12与一装置层14，该装置层中14包含至少一电路装置16及一低介电层18；而该第二晶片20则堆叠在该第一晶片之上。该晶片堆叠结构400与前述的晶片堆叠结构100、200或300的差异在于，该第二晶片20上不具有装置层，因而该第二晶片20仅被视为一提供保护或接线作用的空白晶片(dummy wafer)。在该第一晶片10的装置层14中，该金属支撑结构25从一坚硬表面往该第二晶片20垂直延伸。同样的，该金属支撑结构25可以通过钻孔或逐层沉积的方式形成，而且该金属支撑结构25可以视需要贯穿该第二晶片20。

在前述各项具体实施例中，所述的第二晶片可以利用与该第一晶片相同解析度、或者较低解析度的制作过程来制造。这样的优势使得特定的核心电路，例如静电放电保护电路、被动组件、驱动电路以及电源/接地屏蔽电路(如图2D的电路30)等，可以置放于不同的晶片上，以提供较低制造成本的电路设计。

请继续参阅图3A及图3B，其进一步说明多个金属支撑结构25在晶片上的配置位置的俯视图。如前述的图2A-图2D中所示，多个金属结构排列在每一电路装置上的任一位置；而为了提供更有效的结构支撑，所述多个金属支撑结构也可以排列成矩阵型式(如图3A所示)或环状型式(如图3B所示)；或者也可以排列成其它对称的排列型式。除此之外，在前述的各项具体实施例中，该金属支撑结构25除了垂直排列成柱状结构外，也可以排列成梁状的横向延伸结构。另外，该金属支撑结构25也可由高热传导率的金属材料所组成，以将该装置层中所产生的热源往晶片表面传递或沿着梁状结构横向传递。

请参阅图4，其为说明本发明的三维晶片堆叠结构的制造流程图。如图4所示，该三维晶片堆叠结构由一第一晶片与一第二晶片所组成，其中所述第一晶片与该第二晶片可分别由相同或不同解析度制作过程来获得；其中该第一晶片依序进行如图中左侧的S11-S13制作过程步骤；首先，在步骤S11中，提供一第一晶片的基板，接着，在步骤S12与S13中，在该基板上逐层沉积该电路装置层，其中，该电路装置层由多个金属层所构成，而该金属支撑结构也随着多个金属层而逐层形成于该电路装置层中。另外，图4右侧则表示该第二晶片的制作过程步骤S21-S24；首先在S21中，提供一第二晶片基板，接着在步骤S22中，利用化学蚀刻或紫外线(UV)激光、二氧化碳气体激光等钻孔制作过程形成多个通道孔，接着，在步骤S23中，在所述通道孔的孔壁上形成一绝缘层，最后，在步骤S24中，在所述通道孔中形成一金属连接线，以使该第二晶片上、下两侧能彼此相互电连接，同时，该第二晶片的同一侧面上也可以形成一布线层，以使同一侧的电路装置以实现相互电连接的目的。在所述第一与第二晶片完成后，在步骤S30中，利用晶片接合的方式，使该第二晶片堆叠于该第一晶片之上，以完成本发明的晶片堆叠结构。

以上所述的，仅用以说明本发明的较佳实施例，然而本发明的范围应当不受限于该上述的各项具体实施方式。例如，本发明的三维晶片堆叠结构，也可延伸应用于三维芯片的堆叠结构，以提供具有保护低介电材料层、及低制造成本的芯片堆叠结构。因此，本发明可以被被本领域技术人员进行各种修饰和变化，然而其均不脱离权利要求书所要保护的范围。

Claims (37)

1、一种三维晶片堆叠结构，包含：

一第一晶片，其具有一第一装置层与一第一基板，其中该第一装置层具有至少一芯片及至少一低介电材料；

一第二晶片，设置在该第一晶片之上，其具有一第二装置层与一第二基板；以及

至少一金属支撑结构，其位于该芯片位置上，其中该金属支撑结构垂直排列并且从该第一基板的上表面延伸到该第二基板的下表面。

2、如权利要求1的三维晶片堆叠结构，其中所述第一与第二装置层相邻排列，以使该第一与第二晶片形成一面对面的堆叠结构。

3、如权利要求2的三维晶片堆叠结构，其中该金属支撑结构在该第一装置层与该第二装置层中垂直对齐。

4、如权利要求1的三维晶片堆叠结构，其中该第一装置层与该第二基板相邻排列，以使该第一晶片与第二晶片形成一背对面的堆叠结构。

5、如权利要求1的三维晶片堆叠结构，其中该第一基板与该第二基板相邻排列，以使该第一晶片与该第二晶片形成一背对背的堆叠结构。

6、如权利要求1的三维晶片堆叠结构，其中该第一基板与该第二基板选自于硅基板、包含二氧化硅的硅基板以及包含氮/硅氧化物的硅基板其中之一。

7、如权利要求1的三维晶片堆叠结构，其中该金属支撑结构排列在该芯片上的任一位置上。

8、如权利要求1的三维晶片堆叠结构，其包含分别排列在该芯片上不同位置的多个支撑结构。

9、如权利要求8的三维晶片堆叠结构，其中所述支撑结构的排列位置形成矩阵排列、环状排列及其它对称排列形式其中之一。

10、如权利要求1的三维晶片堆叠结构，其中该金属支撑结构为柱状及梁状结构其中之一，以提供纵向与横向的支撑。

11、如权利要求1的三维晶片堆叠结构，其中该金属支撑结构由具有热传导率性质的材料所组成。

12、如权利要求1的三维晶片堆叠结构，其中该金属支撑结构还贯穿该第一基板与第二基板，以将该第一与第二晶片间的热能传递到该晶片堆叠结构外侧。

13、如权利要求1的三维晶片堆叠结构，其中该低介电材料为一多孔隙材料。

14、一种三维晶片(wafer)堆叠结构，包含：

一第一晶片，其具有一第一装置层与一第一基板，其中该第一装置层具有一第一电路及至少一低介电材料；

一第二晶片，设置在该第一晶片之上，其具有一第二装置层与一第二基板，其中该第二装置层具有至少一第二电路；以及

至少一通道，其贯穿该第二基板而使该第二电路电连接至该第一装置层；

其中，该第一晶片与第二晶片分别包含至少一金属支撑结构，所述金属支撑结构设置在所述第一电路与第二电路位置上，并且分别从所述基板往所述装置层的方向垂直排列。

15、如权利要求14的三维晶片堆叠结构，其中该第一基板与第二基板选自于硅基板、包含二氧化硅的硅基板以及包含氮/硅氧化物的硅基板其中之

16、如权利要求14的三维晶片堆叠结构，其中该第一晶片与第二晶片为同线宽制作过程的晶片。

17、如权利要求14的三维晶片堆叠结构，其中该第二晶片为低解析度制作过程的晶片。

18、如权利要求14的三维晶片堆叠结构，其中该第二电路包含静电放电保护电路、被动组件、驱动电路以及电源/接地屏蔽电路。

19、一种晶片堆叠结构，包含：

一第一晶片，其具有：

一装置层，该装置层中包含至少一电路及至少一低介电材料；以及

一基板，用以承载该装置层；

一第二晶片，其设置于该第一晶片之上；以及

一支撑结构，设立于该第一与第二晶片之间的该电路位置，并从该基板往该第二晶片垂直延伸。

20、如权利要求19的晶片堆叠结构，其中该基板选自于硅基板、包含二氧化硅的硅基板以及包含氮/硅氧化物的硅基板其中之一。

21、如权利要求19的晶片堆叠结构，其中该第一晶片与该第二晶片为不同线宽制作过程的晶片。

22、如权利要求19的晶片堆叠结构，其中该第二晶片包含一电路层。

23、如权利要求22的晶片堆叠结构，其中该电路层表面朝下，以使该第一晶片与该第二晶片形成一面对面的堆叠结构。

24、如权利要求23的晶片堆叠结构，其中该支撑结构垂直贯穿该装置层与该电路层。

25、如权利要求22的晶片堆叠结构，其中该电路层包含静电放电保护电路、被动组件、驱动电路以及电源/接地屏蔽电路其中之一。

26、如权利要求22的晶片堆叠结构，其中该电路层表面朝下，以使该第一晶片与该第二晶片形成一背对面的堆叠结构。

27、如权利要求19的晶片堆叠结构，其中该支撑结构为柱状及梁状结构其中之一，以提供纵向与横向的支撑。

28、如权利要求19的晶片堆叠结构，其中该支撑结构由具有热传导率性质的材料所组成。

29、如权利要求19的晶片堆叠结构，其中该支撑结构还贯穿该基板，以将该第一晶片与该第二晶片之间的热能传递到该晶片堆叠结构外侧。

30、一种三维晶片堆叠的方法，包含：

提供一第一晶片；

提供一第二晶片；

在该第一晶片上形成一支撑结构；

在该第二晶片上形成多个连接通道，以使该第二晶片的上下两侧彼此电连接；以及

接合该第一晶片与第二晶片，以完成该三维晶片堆叠结构。

31、如权利要求30的方法，其中在形成一支撑结构的步骤中，该支撑结构为柱状及梁状结构其中之一。

32、如权利要求30的方法，其中在形成多个连接通道的步骤中，利用一紫外线激光方法、二氧化碳气体激光方法与一化学蚀刻方法其中之一而形成所述连接通道。

33、如权利要求30的方法，其中接合该第一晶片与第二晶片的步骤中还包含在部分所述连接通道内填入一导电材料，以使该第二晶片的上下两侧彼此电连接。

34、如权利要求33的方法，其中接合该第一晶片与第二晶片的步骤中还包含在所述部分连接通道内形成一绝缘层，以使该导电材料与所述部分连接通道以外的电路产生绝缘。

35、如权利要求30的方法，其中接合该第一晶片与该第二晶片的步骤中还包含在该第二晶片上形成一布线层，以使该第二晶片上的电路与所述部分通道相互电连接。

36、一种晶片堆叠结构，包含：

一第一晶片，其具有：

一装置层，该装置层中包含一电路及一低介电材料；以及

一基板，用以承载该装置层；以及

一第二晶片，其设置于该第一晶片之上；以及

一应力保护装置，其设立于该第一与第二晶片之间，并从该基板往该第二晶片垂直延伸。

37、一种三维芯片堆叠结构，包含：

一第一芯片，其具有：

一电路层，该电路层包含一电路及一低介电材料；以及

一基板，用以承载该电路层；以及

一第二芯片，其设置于该第一芯片之上；以及

一应力保护装置，其设立于该第一与第二芯片之间，并从该基板往该第二芯片垂直延伸。

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