CN1948973A - 示波器获取波形触发信号的方法和电路 - Google Patents

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Abstract

本发明公开了一种示波器获取波形触发信号的方法和电路，其方法包括：对触发源信号进行实时采样，得到波形数字信号；同时设定触发电平，并将触发电平寄存在触发电平寄存器中；采用数字比较器对波形数字信号和触发电平进行比较，得到比较脉冲；利用锁存器对所述比较脉冲的上升沿或下降沿进行锁存，获取波形触发信号。该方法简捷，电路简单，具有获取波形触发信号精确、可靠，并且电路成本低的优点。

Description

示波器获取波形触发信号的方法和电路
技术领域
本发明涉及示波器技术，尤其涉及示波器内获取波形触发信号的方法和一种产生波形触发信号的电路。
背景技术
示波器被广泛地应用于各技术领域，并且从原有的模拟电路方式逐渐向数字电路方向发展，并且数字电路具有的体积小便于携带，以及电路性能优异越来越赢得人们的青睐。而不论是模拟示波器还是数字示波器电路，获取波形触发信号是示波器实现同步和稳定地显示被测波形的必要手段和过程。
现有技术的示波器采用如图1所示的方法和电路获取波形触发信号。首先采用机械开关或电子开关切换选择触发源，即根据需要选择A通道或B通道被测信号还是外置信号作为波形触发信号的触发源，并采用机械开关或电子开关切换信号耦合通道，选择触发源耦合方式；由于选用的触发信号源不同，其信号幅度、频率、输入阻抗也不同，因此需要使用具有较高输入阻抗和输入保护电路、较强过载能力和足够带宽的放大器将触发源信号放大到一定的幅度。为了获取波形触发信号，还要有可调节的触发电平，现有技术一般由CPU根据使用需求控制产生不同的数据并通过数据线传送给数模转换器(D/A转换器)，由D/A转换器输出对应不同的直流电平作为触发比较电平；最后，触发源信号和触发比较电平通过一比较器和整形电路产生具有一定幅度的矩形波触发信号。
从以上描述可以看出，由于要采用机械开关或电子开关切换选择触发源和触发源耦合方式，并且信号开关必须要满足信号的带宽和幅度要求，因此使用的器件多并且对器件要求高；由于比较器是通过对两个模拟信号进行比较产生波形触发信号的，对触发源信号进行处理的电路器件一直是在模拟状态下工作，因此对器件的要求高，很难保证器件性能的一致性，导致电路一致性差；并且由于信号的流程复杂，信号源之间很容易出现相互干扰的问题。
发明内容
本发明所要解决的技术问题是：提供一种获取波形触发信号的方法和电路，在示波器上使用该方法和电路，可以简捷、可靠地获取波形触发信号，并且电路成本低。
本发明为解决上述技术问题所采用的技术方案为：
一种获取波形触发信号的方法，包括以下步骤：
A、设置至少一触发源信号；
B、用A/D转换器对一触发源信号进行实时采样，得到波形数字信号；设定触发电平，并将触发电平寄存在触发电平寄存器中；
C、采用数字比较器对所述波形数字信号和触发电平进行实时比较，得到实时比较脉冲；
D、利用锁存器对所述比较脉冲的上升沿或下降沿进行锁存，获取波形触发信号；
E、在新一轮采样开始之前，由一控制信号清除所述锁存器，使锁存器置0。
所述的方法，其中：所述步骤C包括如下处理：设置所述数字比较器与所述A/D转换器及触发电平寄存器的位数相同，当A/D转换器输出的波形数字信号大于或等于触发电平时，数字比较器输出为高电平，当A/D转换器输出的波形数字信号小于触发电平时，数字比较器输出为低电平，得到实时比较脉冲。
所述的方法，其中：所述的触发电平由示波器***的CPU根据使用需求来设定。
所述的方法，其中：所述***CPU通过改写触发电平寄存器的数据内容调节触发电平；所述控制信号由***CPU产生。
所述的方法，其中：当触发源信号为多个时，所述方法根据步骤B、C、D、E获取多个对应不同触发源信号的波形触发信号，并由***CPU控制选择其中一波形触发信号作为当前使用的波形触发信号。
一种获取波形触发信号电路，包括***CPU，以及***A/D转换器，所述***A/D转换器用于对触发源信号进行实时采样，得到波形数字信号；还包括
一用于寄存触发电平的触发电平寄存器，该寄存器与所述***CPU连接，所述***CPU通过改写触发电平寄存器的内容来改变触发电平；
分别与所述A/D转换器和触发电平寄存器连接的一数字比较器，所述数字比较器用于对波形数字信号和触发电平进行比较，得到比较脉冲；
与所述数字比较器连接的一锁存器，所述锁存器对比较脉冲的上升或下降沿进行锁存，获取波形触发信号。
所述的电路，其中：所述锁存器与***CPU连接，当新的采样开始之前，由***CPU发送一控制信号清除所述锁存器，使锁存器输出置零。
所述的电路，其中：所述数字比较器与所述A/D转换器及触发电平寄存器的位数相同。
所述的电路，其中：所述数字比较器与***的全局时钟信号相连，所述全局时钟信号用于实时采样数字比较器的输出信号。
所述的电路，其中：所述触发电平寄存器、数字比较器、以及锁存器设置在FPGA芯片内，所述全局时钟信号由FPGA芯片中的锁相环单元产生。
本发明的有益效果为：由于本发明采用数字处理方式获取波形触发信号，其方法简捷，简化了电路结构，同时具有获取波形触发信号精确、可靠，电路成本低的优点；并且由于触发电平的调节是由***CPU改变触发电平寄存器内容实现的，因此触发信号的选择和控制过程简单、容易。
附图说明
图1为现有技术获取波形触发信号的电路方框图；
图2为本发明获取波形触发信号的电路方框图；
图3为本发明比较器工作过程示意图。
具体实施方式
下面根据附图和实施例对本发明作进一步详细说明：
本发明的主要思路是以数字的方式处理信号，将示波器触发源信号和触发电平都转换成数字信号，并由数字比较器对它们进行比较，产生实时的数字触发信号。
获取波形触发信号的电路如图2所示，图中CPU和A/D转换器为数字示波器***固有电路，A/D转换器用于对触发源信号进行实时采样，得到波形数字信号，示波器中触发源信号可以有多个，如A通道或B通道的被测信号作为触发源信号，或外置信号作为触发源信号，A/D转换器只对其中之一触发源信号进行实时采样。除此而外，获取波形触发信号电路还包括一触发电平寄存器，该寄存器用于寄存触发电平，并且寄存器与***CPU连接，触发电平的大小由***CPU控制，***CPU根据使用需求通过改写触发电平寄存器的内容来改变触发电平值，由此可见，对触发电平的控制变得非常容易。分别与A/D转换器和触发电平寄存器连接的一数字比较器，数字比较器与A/D转换器及触发电平寄存器的位数相同，A/D转换器和触发电平寄存器分别将波形数字信号和触发电平送到数字比较器的端口，在数字比较器中进行比较，从而得到一串比较脉冲。从图3可以很清楚地了解数字比较器的工作过程，假定数字比较器、A/D转换器、触发电平寄存器三者的位数都是4位，并设置触发电平数据为2，根据数字比较器原理可知，当A/D转换器输出的波形数字信号小于触发电平2时，数字比较器输出为低电平“0”，当A/D转换器输出的波形数字信号大于或等于触发电平2时，数字比较器输出为高电平“1”，由此得到一串比较脉冲。为了滤除数字比较器的输出噪音，还采用示波器***的全局时钟信号实时采样数字比较器的输出信号。
获取波形触发信号电路还包括与数字比较器连接的一锁存器，锁存器对比较脉冲的上升或下降沿进行锁存，即当比较脉冲的上升沿或下降到来时，锁存器锁存高电平’1’信号，最终获取具有一上升沿(或下降沿)的波形触发信号。同时，锁存器由***CPU控制，当新的采样开始之前，由***CPU发送一控制信号清除所述锁存器，使锁存器输出置0，以便等待新的触发信号。本发明的优选实施方式为，锁存器对比较脉冲的上升沿进行锁存，最终获取具有一上升沿的波形触发信号。锁存器的工作原理以及电路结构均为本领域技术人员熟知，在此不再赘述。
为了满足使用上的需求，示波器需要切换获得来源于不同触发源信号的波形触发信号。对于本发明而言，本发明对应示波器设有的多个触发源信号设置多路获取波形触发信号电路，每路获取波形触发信号电路对对应的触发源信号进行实时采样、对采样得到的波形数字信号同触发电平进行比较和锁存，获取对应该触发源信号的波形触发信号，***CPU通过控制各获取波形触发信号电路，选择和切换获取所需的触发信号。由此可见，本发明不再需要电子或机械开关来切换和选择触发源，因此对触发信号的选择和控制过程变得极为简单、容易，并且易于集成化，有利于降低***成本，缩小体积。
由于本发明的电路采用的都是数字单元，可以利用数字示波器的可编程逻辑器件将各路的触发电平寄存器、数字比较器、以及锁存器集成到可编程逻辑器件内，如设置在FPGA芯片内，钟信号由FPGA芯片中的锁相环单元产生，其触发电平寄存器的内容由***CPU通过和FPGA的数据通信总线进行读写，这样一来，较大地降低了成本，同时也提高了产品的可靠性。
应当理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。

Claims (10)

1、一种获取波形触发信号的方法，包括以下步骤：
A、设置至少一触发源信号；
B、用A/D转换器对一触发源信号进行实时采样，得到波形数字信号；设定触发电平，并将触发电平寄存在触发电平寄存器中；
C、采用数字比较器对所述波形数字信号和触发电平进行实时比较，得到实时比较脉冲；
D、利用锁存器对所述比较脉冲的上升沿或下降沿进行锁存，获取波形触发信号；
E、在新一轮采样开始之前，由一控制信号清除所述锁存器，使锁存器置0。
2、根据权利要求1所述的方法，其特征在于：所述步骤C包括如下处理：设置所述数字比较器与所述A/D转换器及触发电平寄存器的位数相同，当A/D转换器输出的波形数字信号大于或等于触发电平时，数字比较器输出为高电平，当A/D转换器输出的波形数字信号小于触发电平时，数字比较器输出为低电平，得到实时比较脉冲。
3、根据权利要求2所述的方法，其特征在于：所述的触发电平由示波器***的CPU根据使用需求来设定。
4、根据权利要求3所述的方法，其特征在于：所述***CPU通过改写触发电平寄存器的数据内容调节触发电平；所述控制信号由***CPU产生。
5、根据权利要求2所述的方法，其特征在于：当触发源信号为多个时，所述方法根据步骤B、C、D、E获取多个对应不同触发源信号的波形触发信号，并由***CPU控制选择其中一波形触发信号作为当前使用的波形触发信号。
6、一种获取波形触发信号电路，包括***CPU，以及***A/D转换器，所述***A/D转换器用于对触发源信号进行实时采样，得到波形数字信号；其特征在于：还包括
一用于寄存触发电平的触发电平寄存器，该寄存器与所述***CPU连接，所述***CPU通过改写触发电平寄存器的内容来改变触发电平；
分别与所述A/D转换器和触发电平寄存器连接的一数字比较器，所述数字比较器用于对波形数字信号和触发电平进行比较，得到比较脉冲；
与所述数字比较器连接的一锁存器，所述锁存器对比较脉冲的上升或下降沿进行锁存，获取波形触发信号。
7、根据权利要求6所述的电路，其特征在于：所述锁存器与***CPU连接，当新的采样开始之前，由***CPU发送一控制信号清除所述锁存器，使锁存器输出置零。
8、根据权利要求7所述的电路，其特征在于：所述数字比较器与所述A/D转换器及触发电平寄存器的位数相同。
9、根据权利要求8所述的电路，其特征在于：所述数字比较器与***的全局时钟信号相连，所述全局时钟信号用于实时采样数字比较器的输出信号。
10、根据权利要求6至9任一权利要求所述的电路，其特征在于：所述触发电平寄存器、数字比较器、以及锁存器设置在FPGA芯片内，所述全局时钟信号由FPGA芯片中的锁相环单元产生。
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