CN1309169C - 一种多路时钟检测装置 - Google Patents

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Abstract

本发明公开了一种多路时钟检测装置，包括时钟接收单元，多路多速率时钟检测单元，检测结果处理单元，参考时钟单元和控制接口单元；时钟接收单元用于接收被测时钟信号并对被测时钟信号进行电平接口和电压幅度转换；检测结果处理单元用于完成检测结果的锁存、输出和指示；参考时钟单元提供一个参考时钟信号输出到多路多速率时钟检测单元；控制接口单元用于完成向上位控制机产生相应的中断信号，同时接收上位控制机的控制，完成对多路多速率时钟检测单元的复位和清除；多路多速率时钟检测单元由若干路时钟检测电路构成，完成对不同速率的多路被测时钟的检测。本发明避免了高频率检测时钟难以获得的问题，降低了整个检测装置的电路成本。

Description

一种多路时钟检测装置
技术领域
本发明涉及通信领域的时钟测试，具体地说，涉及一种实现多路多速率时钟检测的装置。
背景技术
在电信***中，许多***的时钟单元或时钟板都会对外输出多路不同速率的时钟供其他***和单板使用，在对这些***进行测试时，通常其输出时钟的存在状况和性能指标都是必须测试的项目。另一方面，通信***中的时钟有时还产生暂时的丢失(时钟的暂时丢失表现为时钟信号呈现单一的高电平或低电平)，在许多应用场合，一旦时钟产生丢失，给整个***就会带来严重的影响，所以必须对时钟进行实时的监控。
在常规技术实现上，可以使用单稳态触发器(如74HC123等)对连续时钟信号进行脉冲丢失检测，时钟信号连续时，单稳态触发器一直被触发，保持在高电平，一旦时钟信号连续几个脉冲丢失，单稳态触发器就产生报警信号。如果一个***需要对多个时钟进行脉冲丢失检测，就需要多个单稳态触发器，这将消耗许多电路资源，同时由于它可以检测的连续丢失脉冲的个数是由外接元器件的参数设置，此参数调整起来不方便。
中国专利99127039.8(《一种时钟信号脉冲丢失检测电路》，上海贝尔有限公司)由触发器、比较器、计数器等逻辑电路实现了一种时钟信号脉冲丢失检测电路，但该电路与其他采用计数方法检测时钟丢失的电路一样，要求计数时钟信号的频率必须高于被测时钟信号。这样当被测时钟频率较高时，检测频率的选择成为电路实现的瓶颈，实现的成本也很高。
发明内容
本发明的目的就是提出一种参考时钟频率要求较低、成本较低且能够同时对多路多速率时钟进行检测的装置。
一种多路时钟检测装置，包括时钟接收单元101，多路多速率时钟检测单元102，检测结果处理单元103，参考时钟单元104和控制接口单元105；所述时钟接收单元101用于接收被测时钟信号并对被测时钟信号进行电平接口和电压幅度转换；所述检测结果处理单元103用于完成检测结果的锁存、输出和指示；所述参考时钟单元104提供一个参考时钟信号输出到多路多速率时钟检测单元102；所述控制接口单元105用于完成向上位控制机产生相应的中断信号，同时接收上位控制机的控制，完成对多路多速率时钟检测单元102的复位和清除；所述多路多速率时钟检测单元102由若干路时钟检测电路构成，完成对不同速率的多路被测时钟的检测。
上述多路多速率时钟检测单元102中的每一路时钟检测电路包括或门A301，或门B304，计数器302，比较器303，边沿触发器305和锁存器306；所述计数器302对经过或门A301后的参考时钟脉冲进行计数；所述被测时钟经或门B304及进入边沿触发器305处理后在计数器302清除端连续产生清除脉冲；所述计数器302的计数值输出到比较器303与预设的值进行比较，比较器303的输出结果送锁存器306进行锁存，所述或门A301对参考时钟信号和输出结果进行或操作；所述或门B304对被测时钟信号和锁存器306中的信号进行或操作；所述锁存器306接受控制接口单元105输出的控制清除信号的控制。
使用本发明提出的装置，能够对不同速率的多路时钟同时进行检测，并且由于每一路时钟检测电路需要的参考时钟频率小于或等于被测试时钟的频率，避免了高频率检测时钟难以获得的问题，降低了整个检测装置的电路成本。
附图说明
图1是本发明提出的检测装置的原理结构图；
图2是本发明提出装置的实施例的模块结构图；
图3是本发明中单路时钟检测电路的原理结构图；
图4是在可编程逻辑器件中实现的单路时钟检测的电路图；
图5是图4中的电路的时钟检测逻辑仿真示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。
图1是本发明提出的检测装置的原理结构图，如图1所示，本发明提出的多路时钟检测装置，包括时钟接收单元101，多路多速率时钟检测单元102，检测结果处理单元103，参考时钟单元104和控制接口单元105；所述时钟接收单元101用于接收被测时钟信号并对被测时钟信号进行电平接口和电压幅度转换；所述检测结果处理单元103用于完成检测结果的锁存、输出和指示；所述参考时钟单元104提供一个参考时钟信号输出到多路多速率时钟检测单元102；所述控制接口单元105用于完成向上位控制机产生相应的中断信号，同时接收上位控制机的控制，完成对多路多速率时钟检测单元102的复位和清除；使测试装置连续性地工作。所述多路多速率时钟检测单元102由若干路时钟检测电路构成，它是检测装置的核心，完成对不同速率的多路被测时钟的检测。
图2是本发明提出装置的实施例的模块结构图，如图2所示，在图1的基础上，时钟检测单元102进一步包括单端时钟接收单元201，用于接收TTL或CMOS形式的时钟电平，以及差分时钟接收单元202，用于接收通讯***中常见的LVDS(低电压差分信号)形式的时钟电平，经差分接收芯片处理后合成为单端时钟电平。201单元和202单元共同构成检测装置的时钟接收部分，接收外部时钟单元或时钟板送来的被测时钟，每一种形式的时钟信号都可以接收4路，根据需要还可以再增加。检测结果处理单元103具体包括检测结果锁存单元205，用于将各路时钟的检测结果保存在锁存器中；指示单元203，它采用LED指示灯的形式直观地指示每一路时钟的测试结果。和结果输出单元204，用于将测试结果输出到上位控制机。参考时钟单元104在本装置上由晶体振荡器经可擦除可编程逻辑器件(EPLD)分频后产生，设置为8K或者2M时钟，根据需要还可以修改分频系数，提供其他合适的参考时钟供时钟检测单元使用。
图3是本发明中单路时钟检测电路的原理结构图，如图3所示，每一路时钟检测电路包括或门A301，或门B304，计数器302，比较器303，边沿触发器305和锁存器306；所述计数器302对经过或门A301后的参考时钟脉冲进行计数；所述被测时钟经或门B304及进入边沿触发器305处理后在计数器302清除端连续产生清除脉冲；所述计数器302的计数值输出到比较器303与预设的值进行比较，比较器303的输出结果送锁存器306进行锁存，所述或门A301对参考时钟信号和输出结果进行或操作；所述或门B304对被测时钟信号和锁存器306中的信号进行或操作；所述锁存器306接受控制接口单元105输出的控制清除信号的控制。其工作原理如下：计数器302对经过或门A302后的参考时钟脉冲进行计数，若被测时钟存在，被测时钟经边沿触发器305处理后在计数器302清除端连续产生清除脉冲，这样计数器302的计数值永远达不到比较器303的设定值，从而检测结果输出恒为低电平。若被测时钟不存在或连续发生脉冲丢失，则计数器302清除端不能产生清除信号，从而计数器302对参考时钟的脉冲计数达到比较器303的设定值，检测结果输出为高电平，表示被测时钟不存在或发生脉冲丢失。检测结果同时送至锁存器306进行锁存，必须由控制接口单元105输出的控制清除信号清除后才能进行下一次检测。
图3中的电路可以作为一个电路模块嵌入到单板电路中，进行单板上实时的时钟监控。该电路在可编程逻辑器件中实现，可以在一片可编程逻辑器件中实现多路时钟的检测，图4是在可编程逻辑器件中实现的单路时钟检测的电路图。如图4所示，参考时钟信号REFCLK经或门后送到计数器acount2的CLK端。TESTCLK是被测时钟，它经过或门后送到一个边沿触发器edge的输入端，边沿触发器edge的输出端再送到计数器acount2的CLR端。在本电路图中，比较器电路是由二输入与门AND2实现的，当计数器的计数值达到3时，与门输出端(检测结果CLKLOS)为1，表示被测时钟不存在或时钟脉冲暂时丢失，当计数器的计数值为0、1或者2时，与门输出端为0。由于我们选择的参考时钟REFCLK的频率小于或等于被测时钟的频率(若被测时钟信号的频率很低，为了避免采用过低的参考时钟频率，可以把被测时钟和参考时钟在电路中进行交换处理)，被测时钟经边沿触发器处理后不停的在计数器CLR端产生清除信号，从而计数器的计数值达不到3。若被测时钟不存在或产生暂时的脉冲丢失，在参考时钟已经累计产生3个以上的上升沿脉冲时还没有清除信号到来，此时比较器(与门)动作，输出高电平。
图5是图4中的电路的时钟检测逻辑仿真示意图。如图5所示，图中各波形的意义为：波形1为参考时钟REFCLK，波形2为被测时钟TESTCLK，波形3为被测时钟的检测结果CLKLOS，波形4为检测结果清除信号CPURST。从逻辑仿真图中可以清楚的看到，当被测时钟在参考时钟的3个上升沿脉冲周期内没有发生电平变化(恒为高电平或低电平，图5中为低电平)，则检测结果CLKLOS马上变为高电平，而且只有当CPURST信号对检测结果进行清零后，CLKLOS才变为低电平，可以开始下一次检测。从仿真图上还可以看出，如果要对被测时钟进行较精确的检测，即丢失少量的几个脉冲信号时检测装置可以立即检出，那么就要选用和被测时钟频率接近的参考时钟源，同时计数器的计数位数和比较器的触发阈值也影响检测的精度。
在电信***的时钟测试中，考虑到测试效率，对于从同一个时钟缓冲芯片或EPLD逻辑电路输出的若干路时钟，通常只需要对其中的一路时钟进行较精确的测试，对其他路的时钟，只需要测试是否有时钟信号，采用本专利提出的时钟检测装置，只要选择一个合适的参考时钟，便可以对其他许多路不同速率的时钟同时进行有无检测。

Claims (6)

1、一种多路时钟检测装置，其特征在于包括时钟接收单元(101)，多路多速率时钟检测单元(102)，检测结果处理单元(103)，参考时钟单元(104)和控制接口单元(105)；所述时钟接收单元(101)用于接收被测时钟信号并对被测时钟信号进行电平接口和电压幅度转换；所述检测结果处理单元(103)用于完成检测结果的锁存、输出和指示；所述参考时钟单元(104)提供一个参考时钟信号输出到多路多速率时钟检测单元(102)；所述控制接口单元(105)用于完成向上位控制机产生相应的中断信号，同时接收上位控制机的控制，完成对多路多速率时钟检测单元(102)的复位和清除；所述多路多速率时钟检测单元(102)由若干路时钟检测电路构成，完成对不同速率的多路被测时钟的检测，每一路时钟检测电路包括或门A(301)，或门B(304)，计数器(302)，比较器(303)，边沿触发器(305)和锁存器(306)；所述计数器(302)对经过或门A(301)后的参考时钟脉冲进行计数；所述被测时钟经或门B(304)及进入边沿触发器(305)处理后在计数器(302)清除端连续产生清除脉冲；所述计数器(302)的计数值输出到比较器(303)与预设的值进行比较，比较器(303)的输出结果送锁存器(306)进行锁存，所述或门A(301)对参考时钟信号和输出结果进行或操作；所述或门B(304)对被测时钟信号和锁存器(306)中的信号进行或操作；所述锁存器(306)接受控制接口单元(105)输出的控制清除信号的控制。
2、根据权利要求1所述的装置，其特征在于所述时钟检测单元(102)包括单端时钟接收单元(201)，用于接收TTL或CMOS形式的时钟电平，以及差分时钟接收单元(202)，用于接收低电压差分信号形式的时钟电平。
3、根据权利要求1所述的装置，其特征在于所述检测结果处理单元(103)具体包括检测结果锁存单元(205)，用于将各路时钟的检测结果保存在锁存器中；指示单元(203)用于直观地指示每一路时钟的测试结果；和结果输出单元(204)，用于将测试结果输出到上位控制机。
4、根据权利要求1所述的装置，其特征在于所述参考时钟单元(104)通过晶体振荡器经可擦除可编程逻辑器件(EPLD)分频后产生参考时钟信号。
5、根据权利要求3所述的装置，其特征在于所述指示单元(203)采用LED指示灯实现。
6、根据权利要求1所述的装置，其特征在于所述电路可以在可编程逻辑器件中实现。
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