CN1933180A - 半导体器件 - Google Patents

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Abstract

本发明能够控制栅电极的有效功函数以使晶体管具有最佳的工作阈值电压。一种半导体器件包括：半导体衬底；在半导体衬底上提供的栅极绝缘膜；在栅极绝缘膜上提供的栅电极；在栅电极两侧的半导体衬底中提供的源极/漏极区；和在栅电极和栅极绝缘膜之间的界面处提供的层，该层包含具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。

Description

半导体器件
相关申请的交叉引用
本申请基于2005年9月13日在日本提交的在先日本专利申请第2005-264916号并要求其优先权利益，在此以引用参考的方式将其全部内容并入在本申请中。
技术领域
本发明涉及一种半导体器件。
背景技术
非常大规模的硅集成电路是支持将来高级信息社会的基本技术之一。大规模集成电路性能的增强要求构成LSI电路的MOS器件的性能增强。这种器件的性能的增强根据比例缩放规律(scaling law)已经基本实现。然而，近年来，各种物理局限性使得难以增强基于微型化的器件的性能和操作器件本身。作为造成这种情况的一种原因，可以谈到由在多晶硅栅电极中的耗散层的形成引起对电绝缘膜的厚度的减小的制约。如上文所描述，MIS器件的性能的增强已经通过根据比例缩放规律减小栅极绝缘膜的厚度而实现，但是在多晶硅栅电极中的耗散层的形成和反型层电容的存在使得难以进一步减小栅极绝缘膜的厚度。在栅极氧化膜的厚度小于1纳米的一代技术中，多晶硅栅电极的耗散层电容达到栅极氧化膜电容的大约30％。公知的是，通过用金属栅电极替代多晶硅栅电极可以减小耗散层电容。此外，从栅电极的薄层电阻的减小的观点看，理想的是使用金属栅电极作为栅电极。
然而，CMIS器件要求功函数不同的栅电极以使不同导电型的晶体管具有它们各自适当的阈值电压。因此，在简单使用金属栅极时，需要使用两种类型的金属材料，这不可避免地使CMIS器件的制造过程复杂并增加了制造成本。作为简化金属栅极的制造过程的技术，已经提出了将杂质注入到硅化物中(例如参见J.Kedzierski等人，IEDMTech.Dig.(2002)P.315)。然而，杂质注入不能实现对栅电极的功函数的大范围的控制。具体地说，理想的是将金属栅电极用于具有较低阈值电压的高性能晶体管器件，但杂质嵌入不能实现这种高性能晶体管器件所要求的功函数。此外，还有通过将固定电荷嵌入到栅极绝缘膜来实现控制晶体管的工作阈值电压的公知的各种方法。然而，在通过这种方法控制晶体管的工作阈值电压的情况下，沟道中的载流子迁移率降低了，从而严重抑制了通过使用金属栅电极实现的晶体管的性能增强。
发明内容
考虑到上述的情况，本发明的一个目的是提供一种能够控制栅电极的有效功函数以使晶体管具有最佳的工作阈值电压的半导体器件。
根据本发明的第一方面的半导体器件包括：半导体衬底；在半导体衬底上提供的栅极绝缘膜；在栅极绝缘膜上提供的栅电极；在栅电极两侧的半导体衬底中提供的源极/漏极区；和在栅电极和栅极绝缘膜之间的界面上提供的层，该层包含具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。
根据本发明的第二方面的半导体器件包括：半导体衬底；在半导体衬底上提供的栅极绝缘膜；在栅极绝缘膜上提供的栅电极；在栅电极两侧的半导体衬底中提供的源极/漏极区；和在栅电极和栅极绝缘膜之间的界面的栅电极侧至少作为第一原子层提供的层，该层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。
根据本发明的第三方面的半导体器件包括：半导体衬底；在半导体衬底上提供的栅极绝缘膜；在栅极绝缘膜上提供的栅电极；在栅电极两侧的半导体衬底中提供的源极/漏极区；和在栅电极和栅极绝缘膜之间的界面的栅极绝缘膜侧作为第二或更深的原子层提供的层，该层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素，并且该元素通过氧原子键合到栅电极包括的元素。
根据本发明的第四方面的半导体器件包括：半导体衬底；在半导体衬底上提供的栅极绝缘膜；在栅极绝缘膜上提供的栅电极；在栅电极两侧的半导体衬底中提供的源极/漏极区；在栅电极和栅极绝缘膜之间的界面的栅电极侧至少作为第一原子层提供的第一层，该第一层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的第一元素；和在栅电极和栅极绝缘膜之间的界面的栅极绝缘膜侧作为第二或更深的原子层提供的第二层，该第二层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的第二元素，并且该第二元素通过氧原子键合到栅电极包括的元素。
根据本发明的第五方面的半导体器件包括：在衬底上形成的绝缘层上提供的凸型半导体层；被提供为跨在半导体层上并与其交叉的栅电极；在半导体层和栅电极之间的交叉区域处提供的栅极绝缘膜；在栅电极两侧的半导体衬底中提供的源极/漏极区；和在栅电极和栅极绝缘膜之间的界面处提供的层，该层包含具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。
附图说明
附图1所示为根据本发明的第一实施例的半导体器件的截面剖视图；
附图2所示为用于确定被嵌入在根据本发明的第一实施例的半导体器件的栅电极和栅极绝缘膜之间的界面中的一个原子层的磷(P)的键合状态的XPS分析的结果的曲线图；
附图3所示为在用NiSi作为栅电极的情况下通过将磷加入到在NiSix和SiO2之间的界面的电极侧上提供的第一原子层中而调制的界面电偶极子；
附图4所示为其中在硅化镍电极和SiO2之间的界面的电极侧上提供的第一原子层中嵌入了P以形成P-O-Si键的MOS电容器的C-V特性和未加入磷的MOS电容器的C-V特性的曲线图；
附图5所示为在非金属元素作为添加元素添加到在栅电极和栅极绝缘膜之间的界面的栅电极侧时有效功函数Φeff的调制量和添加元素的面密度之间的关系的曲线图；
附图6所示为根据本发明的第二实施例的半导体器件的截面剖视图；
附图7所示为用于确定被嵌入在根据本发明的第二实施例的半导体器件的栅电极和栅极绝缘膜之间的界面中的硼(B)的键合状态的XPS分析的结果的曲线图；
附图8所示为在用NiSi作为栅电极的情况下由加入到在NiSix和SiO2之间的界面的绝缘膜侧上提供的第二原子层中以便与氧键合的硼调制的界面电偶极子；
附图9所示为根据本发明的第二实施例的第一种改型的半导体器件的截面剖视图；
附图10所示为根据本发明的第二实施例的第二种改型的半导体器件的截面剖视图；
附图11所示为根据本发明的第三实施例的半导体器件的截面剖视图；
附图12所示为在金属元素作为添加元素添加到在栅电极和栅极绝缘膜之间的界面的栅电极侧时有效功函数Φeff的调制量和添加元素的面密度之间的关系的曲线图；
附图13所示为根据本发明的第四实施例的半导体器件的截面剖视图；
附图14所示为根据本发明的第四实施例的第一种改型的半导体器件的截面剖视图；
附图15所示为根据本发明的第四实施例的第二种改型的半导体器件的截面剖视图；
附图16所示为根据本发明的第五实施例的半导体器件的截面剖视图；
附图17所示为根据本发明的第六实施例的半导体器件的截面剖视图；
附图18所示为根据本发明的第七实施例的半导体器件的截面剖视图；
附图19所示为根据本发明的第七实施例的一种改型的半导体器件的截面剖视图；
附图20所示为根据本发明的第八实施例的半导体器件的截面剖视图；
附图21所示为根据本发明的第九实施例的半导体器件的截面剖视图；
附图22所示为根据本发明的第九实施例的一种改型的半导体器件的截面剖视图；
附图23所示为根据本发明的第十实施例的半导体器件的截面剖视图；
附图24所示为根据本发明的第十一实施例的半导体器件的截面剖视图；
附图25所示为根据本发明的第十二实施例的半导体器件的截面剖视图；
附图26所示为根据本发明的第十三实施例的半导体器件的截面剖视图；
附图27所示为根据本发明的第十四实施例的半导体器件的截面剖视图；
附图28所示为根据本发明的第十五实施例的半导体器件的截面剖视图；
附图29所示为根据本发明的第十六实施例的半导体器件的截面剖视图；
附图30A至30D所示为根据本发明的第十七实施例的半导体器件制造方法的制造步骤的截面剖视图；
附图31A至31C所示为根据本发明的第十八实施例的半导体器件制造方法的制造步骤的截面剖视图；
附图32A至32D所示为根据本发明的第十九实施例的半导体器件制造方法的制造步骤的截面剖视图；
附图33所示为根据本发明的第二十实施例的半导体器件的透视图；
附图34所示为根据添加了两种类型的元素的第一实施例的MOS电容器的C-V特性的曲线图；
附图35所示为确定在将BF2或B作为杂质添加的情况下有效功函数的调制量对在栅电极和栅极绝缘膜之间的界面上存在的杂质量的依赖关系的试验结果的曲线图；
附图36所示为在由SiO2制成的栅极绝缘膜的表面通过暴露在氮等离子体的环境中而氮化的情况下被添加到在硅化镍(Ni silicide)和SiO(N)之间的界面的B的效果的曲线图；
附图37所示为在附图36的情况下在深度方向上硼的浓度分布的曲线图；和
附图38所示为在SIMS分析中解释用于确定在硅化镍和SiO2之间的界面的方法的曲线图。
具体实施方式
下文参考附图描述本发明的实施例。
(第一实施例)
附图1所示为本发明的第一实施例的半导体器件。根据第一实施例的半导体器件是n-型MOS晶体管。在这种半导体器件中，由热氧化硅膜形成的栅极绝缘膜4被提供在p-型硅衬底2上。栅极绝缘膜4的膜厚优选为2纳米或更小。在栅极绝缘膜4上，提供栅电极8。栅电极8由硅化镍制成，该硅化镍是镍(Ni)和硅(Si)的化合物。在栅电极8和栅极绝缘膜4之间的界面的栅电极侧上，提供了包含密度为一个原子层或更小的磷(P)的一个原子层5。在该一个原子层5中的磷的面密度大于等于1×1013cm-2但小于等于1×1015cm-2。在栅电极8的侧面上，提供了由绝缘材料制成的栅极侧壁10。
在p-型硅衬底2中，延伸层12和源极/漏极区14作为n-型高浓度杂质区提供在栅电极8的两侧。在每个源极/漏极区14上，提供了由硅化镍制成的接触电极16。
附图2所示为用于确定被嵌入在根据本发明的第一实施例的半导体器件的栅电极8和栅极绝缘膜4之间的界面中的该一个原子层5的磷(P)的键合状态的光电子谱学(下文中，也称为“XPS”(X-射线光电子谱学))分析的结果。附图2中所示的光谱表示磷(P)的键合状态。在这种分析中，使用高密度硬X-射线作为激励的X-射线的射线源的硬X-射线光电子谱学被用于增加检测深度和灵敏度(与普通的XPS分析的检测深度和灵敏度相比)。磷(P)的1s谱线是在各种键合状态下的磷(P)的光谱的叠加。对应于最小结合能的峰源自形成金属键的磷(P)，即，作为通过在栅电极的形成之后实施的热处理而在栅电极中扩散的结果，在硅化镍中存在的磷(P)。
另一方面，在高能量侧上出现的两个峰值指示与氧键合的磷(P)的存在。更具体地说，在该界面上存在的磷(P)形成了非常稳定的键，即P-O键。然而，XPS光谱的能量值也指示，并非每个磷的全部而是一部分键与氧键合。从XPS分析的结果看，在该界面上存在的磷必然存在于该界面的栅电极8侧，并且与该界面上的栅极绝缘膜4的氧原子键合。在这种情况下，因为元素P和O之间的电负性不同，所以P-O键在该界面上形成了较大的电偶极子。
一般地，材料的表面或界面的功函数不仅受到在物质中的费米能级的能量位置的极大影响，而且还受到材料的表面或界面的状态的极大影响。因此，如上文所描述，将具有不同电负性的元素添加到该界面调制了界面电偶极子，从而与添加这种元素之前相比，极大地改变了有效功函数Φeff，即栅电极和SiO2之间的界面上的功函数。
附图3所示为在第一实施例的情况下在用NiSi作为栅电极的情况中通过添加磷而调制的界面电偶极子。如附图3所示，在NiSi和SiO2之间的界面上存在的磷(P)与氧键合以形成P-O-Si键。磷(P)的电负性大于构成该电极的硅(Si)和镍(Ni)的电负性。因此，在根据第一实施例的半导体器件的界面上，与未将磷(P)嵌入到该界面的情况相比，朝绝缘膜侧的电荷分布的极化变得更小，因此调制了界面电偶极子。(在此，使用在Web Elements(http：//www.webelements.com/index.html)中描述的鲍林(Pauling)电负性值)。结果，与未添加磷(P)的情况相比，根据第一实施例的半导体器件中的有效功函数Φeff变得更小。即，在MOS器件的栅电极界面具有如上文所述的这种结构的情况下，MOS器件的工作阈值电压和平带电压Vfb被朝负侧极大地调制。
附图4所示为其中在硅化镍电极和SiO2之间的界面的电极侧上提供的第一原子层中嵌入了磷(P)以形成P-O-Si键的MOS电容器的C-V特性和未加入磷的MOS电容器的C-V特性。在附图4中，曲线g1所示为未添加磷(P)的MOS电容器的C-V特性，曲线g2所示为已经添加了磷(P)的MOS电容器的C-V特性。添加到MOS电容器中的磷(P)的面密度是1.1×1014cm-2。
如附图4所示，作为将磷(P)嵌入到界面中的结果，平带电压Vfb被极大程度地改变大约-0.36V。
另一方面，在常规技术的情况下(例如参见J.Kedzierski等人，IEDM tech.Dig.(2002)P.315)，通过将厚度为5埃或更小并且以高浓度杂质掺杂的硅层嵌入到栅电极和绝缘膜之间的界面中，控制该界面的有效功函数φeff。在这种情况下，在用磷(P)作为杂质时，最大调制宽度是0.2eV。
因此，通过第一实施例实现的调制宽度大于通过常规技术实现的控制范围。此外，在附图4中的曲线g2表示的MOS电容器的情况下，第一原子层的磷(P)的面密度通过添加对应于以磷(P)替代十个原子中的一个的水平的痕量的磷(P)实现。
由于调制宽度通过界面电偶极子的面密度确定，因此，通过使该一个原子层5的磷(P)原子的面密度简单加倍可以使调制宽度加倍。即，在用磷(P)作为杂质的情况下，通过将磷(P)嵌入到该界面中以使该一个原子层5的磷的原子百分比变为10至20％，可以实现大约0.5至1.0eV的有效功函数φeff的调制宽度。这种调制宽度与将来LSI所要求的有效功函数φeff的控制范围的水平相同。
如上文所述，根据第一实施例，通过在栅电极8和栅极绝缘膜4之间的界面上提供包含磷(P)的一个原子层5，可以获得能够被应用到具有不同的工作阈值电压的MISFET器件的金属栅极结构，尽管仅仅一种金属材料被用于MSIFET器件的栅电极。
要添加到该界面的元素并不限于磷(P)。通过添加下文所述的元素中的任何元素替代磷，可以进一步增加调制宽度，这使得更加容易控制有效功函数φeff。对此的一个要求是使用具有比磷(P)的电负性更大的电负性的元素。
附图5所示为在用NiSi作为栅电极的情况下通过添加一添加元素获得的调制效果的曲线图。从附图5中可以看出，通过使用具有比磷(P)的电负性更大的电负性的非金属元素，比如氮(N)、碳(C)、氟(F)或氯(Cl)，即使在这种添加元素的界面密度低于磷的界面密度时，仍然可以增加有效功函数的改变量。例如，在用碳(C)作添加元素的情况下，即使添加到该界面的碳的量是大约磷(P)的量的一半时，仍然可以实现与通过添加磷(P)实现的相同水平的有效功函数φeff调制。此外，在用氟(F)、氮(N)或氯(Cl)作为添加元素的情况下，即使添加到该界面的这种元素的量是磷(P)的量的大约四分之一时，仍然可以实现与通过添加磷(P)实现的相同水平的有效功函数φeff调制。即，即使在被添加到该界面的元素(比如F、N或Cl)的量非常小(例如，1×1014cm-2或更小)时，仍然可以容易地实现较大数量的大约1eV的有效功函数φeff调制。
此外，即使在用具有比磷(P)的电负性更小的电负性的非金属元素作为添加元素的情况下，仍然可以增加有效功函数φeff的调制宽度，只要该非金属元素具有相对较大的原子半径(例如砷(As)或锑(Sb))。这其中的原因如下。具有相对较大的原子半径的元素在栅极绝缘膜中不容易扩散，因此更大量的该元素被局限于界面附近的第一原子层中。因此，可以容易地将高浓度的该元素添加到在该界面的栅电极侧上提供的第一原子层中，由此容易增加该元素在该界面上的密度。
本发明的每个实施例利用在添加元素和构成栅电极的元素之间电负性的差异。因此，在构成栅电极的元素不同于构成在第一实施例中使用的NiSi电极的元素的情况下，在调制量和被添加到该界面的杂质量之间的定量关系不必与在附图5中所示的定量关系相同。具体地说，在金属栅电极由具有更大的电负性的元素制成的情况下，在构成金属栅电极的元素和在附图5中所示的每种添加元素之间的电负性差异变得更小，因此调制效果小于在附图5中所示的调制效果。另一方面，在金属栅电极由具有更小的电负性的元素制成的情况下，调制效果大于在附图5中所示的调制效果。此外，即使在用除了附图5中所示的元素之外的元素(具有比在附图5中所示的那些元素的电负性更小的电负性)作为添加元素的情况下，仍然可以获得调制效果，只要添加元素具有比构成电极的元素的电负性更大的电负性即可。也是在下文的实施例中，通过以用NiSi作为栅电极的情况为例，描述调制有效功函数φeff的效果。在所有实施例中，只要在添加元素和构成栅电极或栅极绝缘膜的元素之间存在电负性差异，就调制有效功函数φeff。分别由添加元素和构成栅电极或栅极绝缘膜的元素之间的电负性的数值关系和这些电负性值之差的绝对值确定调制方向和调制量。因此，第一实施例也可以应用于栅电极由除了NiSi之外的任何元素制成的情况。在这种情况下，应当适当地选择添加元素以使在添加元素和构成栅电极的元素之间的电负性的差异变大。例如，在第一实施例的情况下，在用NiSi作为栅电极的情况下，由于镍(Ni)和硅(Si)的鲍林(Pauling)电负性值都是1.9，因此鲍林电负性大于1.9的添加元素的使用使得可以获得在附图5中所示的调制效果。注意，在下文的实施例中，也使用鲍林电负性值。
如上文参考常规技术所述，在高浓度硅层嵌入到在栅电极和绝缘膜之间的界面中的情况下，存在这样的负效应：根据氧化硅膜厚度，所获得的MIS晶体管具有大约1至3埃的寄生电容。即使在使用金属电极时，这种负效应仍然抑制了MIS晶体管的性能的增强(IEEETrans.Electron Devices，52(2005)39)。
另一方面，根据第一实施例，栅电极和它与绝缘膜的界面都由金属(硅化物)制成，因此可以完全消除与常规技术相关的该负效应。此外，金属电极可以包含在该界面附近的第一原子层中形成电偶极子的元素(在第一实施例中为磷(P)原子)，只要该元素的浓度较低即可。然而，该元素在整个栅电极中的平均原子密度必须是主要构成栅电极的金属的大约10原子％或更小，以使该元素不影响该金属的功函数。这种痕量的杂质元素不影响栅电极块体的真空功函数，杂质元素的电荷效应被金属中的自由电子完全屏蔽。
在下面的实施例中，栅电极也可能包含被添加到该界面中的元素，除非另有说明。具体地说，在该界面附近的区域中，存在这样到情况：因为在该界面附近的第一原子层中包含的处于不完全键合状态的杂质元素通过热处理而渗透到栅电极中，所以存在的杂质元素稍稍少于10原子％。
应该注意的是，被添加到在该界面附近的第一原子层中的杂质的量可以从不超过栅电极的金属的面密度。如果被添加到在该界面附近的第一原子层中的杂质的量超过了栅电极的金属的面密度，则金属电极和杂质层之间的粘合力变差。只要用附图5中所示的元素如氮(N)、碳(C)、氟(F)或氯(Cl)作为添加元素，则即使在被添加到该界面的这种元素的量比栅电极的金属的面密度小一个或多个数量级时，仍然可以获得1eV的调制量，即可以获得LSI所要求的足够的调制效果而不存在上文描述的这种问题。
此外，在使用占用在该界面中的不同位的两种或更多种添加元素时，功函数的改变量是通过添加这些添加元素中的每种添加元素而获得的单个效果的总和。附图34所示为将磷(P)和砷(As)嵌入到NiSi和SiO2之间的界面的电极侧中的MOS电容器的C-V特性。从附图34中可以看出，与在仅仅将As或P嵌入到该界面中的情况相比，MOS电容器的C-V曲线的平移量更大，即MOS电容器的电极的有效功函数被更大地调制了。在通过与硅化(silicidation)关联的扫雪效应(snow plow effect)或通过在栅电极的形成之后实施的离子注入和热扩散引入添加元素(下文将参考附图31描述)的情况下，被添加到在栅电极和绝缘膜之间的界面的每种添加元素的最高可能的面密度受到由该元素可以占用的位的数量限制。因此，在仅仅使用一种类型的元素作为添加元素的情况下，存在的可能是：该添加元素不能以充分调制有效功函数所需要的量(这取决于该界面的条件)被添加到在栅电极和绝缘膜之间的界面中。在这种情况下，通过使用在界面中占用不同位的两种或更多种添加元素，可以充分地调制有效功函数。
虽然在第一实施例中用硅化镍作为栅电极，但是该电极的最佳材料可以例如根据晶体管的工作阈值电压或者制造过程适当地选择。具体地说，在选择基于贵金属的材料的情况下，可以改善电极和绝缘膜之间的粘合力(将在下文中描述)。此外，这种具有适合于p-型MIS晶体管的有效功函数φeff的贵金属电极也可用于根据第一实施例的n-型MOS晶体管，因此可以极大地简化在相同衬底上包括两种导电型的晶体管(比如CMIS器件)的LSI的制造过程。
此外，虽然在第一实施例中用氧化硅膜作为栅极绝缘膜，但是可替换地，也可以使用比氧化硅膜的介电常数更高的介电常数的绝缘材料(即高-k膜)。这种绝缘材料的实例包括Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3和Pr2O3。此外，也可以有效地使用通过将氧化硅与金属离子混合获得的材料。这种材料的实例包括硅酸锆(Zr)和硅酸铪(Hf)，这些材料可以与它们中的两种或更多种组合使用。此外，也可以使用通过将氮添加到高-k膜中获得的栅极绝缘膜(比如HfSiON)。通过将氮添加到栅极绝缘膜中，在制造过程中容易制造栅极结构，因为提高了栅极绝缘膜的热稳定性。可以适当地选择栅极绝缘膜的材料以满足每一代晶体管的要求。在下文的实施例中，也用氧化硅膜作为栅极绝缘膜，用硅化镍作为栅电极，当然，可以分别用高-k膜和金属材料替代氧化硅膜和硅化镍，除非另有说明。
使用根据第一实施例的结构使得可以改善栅电极和绝缘膜之间的粘合力。在用贵金属或其化合物作为电极的情况下，改善栅电极和绝缘膜之间的粘合力的效果极大。一般地，在金属和绝缘膜之间的界面上，原子以连续的方式键合在一起，因此在金属和绝缘膜之间的粘合力较差。具体地说，由于贵金属元素不容易与氧键合，因此由贵金属制成的栅电极在高温下容易从绝缘膜脱落。为此，贵金属不能用于栅电极。
另一方面，在第一实施例中，在金属电极中包含的磷(P)与绝缘膜中包含的氧键合，因此改善了金属电极和绝缘膜之间的粘合力。从这一点上看，虽然在贵金属材料的元素和绝缘膜之间的粘合力较差，但是仍然可以使用贵金属材料(例如，铂(Pt)、铱(Ir)或钯(Pd))作为金属电极的金属物质种类。
接着，描述根据第一实施例的改型的半导体器件。除了栅电极8由铂(Pt)而不是硅化镍制成之外，根据第一实施例的改型的半导体器件具有与根据在附图1中所示的第一实施例的半导体器件相同的结构。注意，栅电极也可以由除了铂(Pt)之外的贵金属或具有金属特性的贵金属化合物比如PtSi或PtGe制成。
一般地，因为不发生界面反应，这种金属和绝缘膜之间的粘合力不稳定，因此在用这种金属作栅电极的情况下，栅电极从绝缘膜脱落。然而，在第一实施例中，在栅电极8和绝缘膜4之间的界面上提供了包含磷(P)的一个原子层5，因此改善了栅电极8和绝缘膜4之间的粘合力。此外，也可以实现具有n-型MOS晶体管所要求的较低的有效功函数φeff的栅电极，即在比硅禁止带的中心更浅的能量位置上具有费米能级(Fermi level)的栅电极。在这种情况下，被添加到该界面的磷(P)的面密度优选大于等于1×1013cm-2但小于等于1×1015cm-2。在使用除了磷(P)之外的元素的情况下，如附图5所示，根据该元素的电负性和原子半径确定添加到该界面的元素的量，以便可以调制构成电极的金属的有效功函数φeff，并且晶体管可以具有适当的阈值电压。
根据第一实施例的调制，通过给该界面中添加元素，可以将在栅电极8和栅极绝缘膜4之间的界面的有效功函数φeff调节到任何值。因此，作为金属，使用具有能够耐受制造过程中的热处理的热稳定性和较低的电阻率的材料。满足这些要求的这种金属种类的实例包括Ta、Ru、Ti、Hf、Zr、Pt、Nb、W、Mo、V、Cr、Ir、Re、Tc和Mn。可替换地，可以用这些金属种类的化合物来改善热稳定性。根据金属的功函数适当地调节偏析(segregate)在该界面上的物质的面密度。
在第一实施例和第一实施例的改型中，用硅化镍作为源极/漏极区上提供的上部触点的材料，但是可替换地，可以使用具有金属导电特性的V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho和Er的各种硅锗化合物(germanosilicide)和硅化物作为触点的材料。在下文的实施例中，也用硅锗化镍(Nigermanosilicide)作为栅电极的材料，当然，可以使用各种硅锗化物来替代硅锗化镍，除非另有说明。根据器件的每代技术所要求的阈值电压选择栅电极的金属材料。
此外，在第一实施例和第一实施例的改型中，由于将用于调制界面电偶极子的元素添加在该界面的电极侧上，因此栅极绝缘膜的可靠性不受损害，并且不改变栅极绝缘膜的介电常数。
如上文所述，根据第一实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第二实施例)
附图6所示为本发明的第二实施例的半导体器件。根据第二实施例的半导体器件是p-型MOS晶体管。在这种半导体器件中，由被热氧化的硅膜形成的栅极绝缘膜4被提供在n-型硅衬底3上。栅极绝缘膜4的膜厚优选为2纳米或更小。在栅极绝缘膜4上，提供栅电极8。栅电极8由硅化镍制成，该硅化镍是镍(Ni)和硅(Si)的化合物。在栅电极8和栅极绝缘膜4之间的界面的栅极绝缘膜侧上，提供了包含密度为一个原子层或更小的硼(B)的层6以便硼通过氧而与构成栅电极的元素键合。层6的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。在栅电极8的侧面上，提供了由绝缘材料制成的栅极侧壁10。
在n-型硅衬底3中，延伸层13和源极/漏极区15作为p-型高浓度杂质区提供在栅电极8的两侧。在每个源极/漏极区15上，提供了由硅化镍(Ni)制成的接触电极16。
附图7所示为用于确定被嵌入在根据本发明的第二实施例的半导体器件的栅电极8和栅极绝缘膜4之间的界面中的层6的硼(B)的键合状态的XPS分析的结果。附图7中所示的光谱表示硼(B)的键合状态。在这种分析之前，通过蚀刻清除硅衬底3以暴露栅极绝缘膜4的下部界面。然后，通过SiO2分析偏析在由硅化镍制成的栅电极8和由氧化硅膜形成的栅极绝缘膜4之间的界面上的硼(B)。
从附图7中可以看出，在低能量侧上出现的谱线由金属硼(B)产生。这是因为，由于在根据第二实施例的半导体器件的制造过程中的栅电极8的形成之后实施的热处理的缘故，添加到该界面的一部分硼以痕量的方式已经渗透到栅电极中。另一方面，在高能量侧上出现的峰由氧化的硼产生。此外，这些峰的边界能量值表示硼(B)的所有键都与氧键合以形成B2O3。具体地说，如附图8所示，在栅电极和栅极绝缘膜之间的界面的栅极绝缘膜侧上存在的硼(B)通过在该界面上的氧而与金属电极键合。与第一实施例相反，朝绝缘膜4侧的电荷分布的极化由于硼(B)的添加而变得更大，因此调制了界面电偶极子。结果，有效功函数φeff被调制到较大。其原因如下。在自该界面起的第二原子层中通过氧存在的硼(B)与氧键合以形成B-O-Si键(Si是构成栅电极的元素)。硼(B)的电负性大于构成绝缘膜并与氧键合的硅(Si)的电负性。因此，在根据第二实施例的半导体器件中，与未将硼(B)嵌入到界面的栅极绝缘膜侧的情况相比，界面上的电荷分布朝栅极绝缘膜侧极化，因此调制了界面电偶极子。在第二实施例中，借助于栅电极8和栅极绝缘膜4之间的界面上的电偶极子调制效果，与未添加硼(B)的情况相比，该界面的有效功函数φeff更大。即，在MOS器件在栅电极和栅极绝缘膜之间的界面上具有如上文所述的结构的情况下，与未添加硼(B)的情况相比，MOS器件的平带电压(Vfb)和工作阈值电压被朝正侧极大地调制。
在第二实施例中，用硼(B)作为杂质，这是因为硼可以容易地添加到界面的绝缘膜侧(下文将参考制造根据第二实施例的半导体器件的方法详细地描述)。为了进一步增加平带电压的调制量，即栅电极的有效功函数φeff，如第一实施例的情况一样，应当使用能够增强界面电偶极子的效应的非金属原子。如果假设被添加到该界面的元素的量相同，则具有更大的电负性和更大的原子半径的元素的添加可以使有效功函数的调制量更大。在用氧化膜作为栅极绝缘膜的情况下，添加元素和调制量之间的关系与在附图5中所示的第一实施例的关系相同，但是调制方向与第一实施例的调制方向相反。
附图35所示为在添加BF2或B作为杂质的情况下确定有效功函数的调制量相对于被添加到该界面中的杂质量的依赖关系的试验结果的曲线图。根据栅极绝缘膜的厚度是0的平带电压的外推点(从MOS电容器的C-V特性确定)中确定有效功函数。界面上的杂质量是在SIMS分析中在界面上堆积的B的累积量。从附图35中可以看出，BF2的调制效果大于B的调制效果。这是因为，如参考附图5所示，BF2包含了具有相对较大的电负性的氟(F)。有效功函数的改变量与通过试验确定的被添加到界面中的杂质量的比例小于有效功函数的改变量与在附图5中所示的界面上存在键的面密度的比例。这是因为，在该界面上存在的添加元素的所有原子不必形成附图3和8中所示的键，并且这些键也不必垂直于该界面。
附图36所示为在通过暴露在氮等离子体的环境中而氮化由SiO2制成的栅极绝缘膜的表面的情况下通过将B添加到在硅化镍和SiO(N)之间的界面获得的效果。在这种情况下，通过利用与硅化相关的扫雪效应将硼添加到该界面中，这将参考附图31描述。在电极侧上的SiON-1的N浓度大于等于1原子％，且小于等于10原子％，SiON-2的N浓度是10原子％或更大。从附图36中可以看出，SiON的更大量的氮更多地增强了通过添加B获得的效果。即，N的添加使得可以进一步增强通过添加B获得的效果。
附图37所示为在附图26中所示的情况下在深度方向上的B的分布的浓度的曲线图。从附图37中可以看出，被嵌入到在该界面的栅极绝缘膜侧中的B的最大浓度随着栅极绝缘膜的N的浓度增加而增加。这是因为，将与B形成非常稳定的键的N嵌入到该界面的栅极绝缘膜侧中增加了B的偏析系数。在第二实施例中，N的浓度和B的浓度都最大的深度为从该界面起大约2纳米。因此，通过添加B获得的效果小于在最大浓度处的效果。然而，通过缩短等离子体氮化处理的时间来使氮的深度分布更接近该界面，与第二实施例的情况相比，可以更有效地增加有效功函数。对于用高-k膜作为栅极绝缘膜的情况，结果相同。公知的是，在使用HfSiO膜的情况下，也如SiO2膜的情况一样，通过将N添加到HfSiO膜，可以控制B向Si衬底的扩散。因此，通过控制N在栅极绝缘膜中的分布，可以控制通过添加B获得的效果。
作为添加元素，优选使用参考第一实施例所描述的元素，因为它们不易因热处理的缘故而扩散。此外，添加元素可以不仅通过在栅电极和栅极绝缘膜之间的界面的绝缘膜侧上提供的第一原子层的氧而分布在自该界面起的第二原子层中，而且还可以在一定的程度上分布在绝缘膜中。在这种情况下，通过添加在第三或更深的层中存在的硼(B)获得的每个电偶极子被抵消，因此不损害调制有效功函数φeff的效果。然而，在更接近沟道区的区域中分布的硼起该沟道中的载流子的散射体的作用，并干扰该器件的操作。因此，通常要求绝缘膜和硅衬底3之间的界面上存在的添加元素的面密度是1×1012cm-2或更小。如果在该界面的栅电极侧上提供的第一原子层也包含相同的添加元素，则形成了在方向上彼此相反的电偶极子以便抵消其效果，由此降低调制宽度，从有效功函数φeff的调制的观点看，这是不利的。然而，如参考第一实施例所述，在用与绝缘膜的粘合力较差的金属比如贵金属作电极的情况下，给该界面的电极侧添加元素改善了该电极和绝缘膜之间的粘合力。附图9所示为根据第二实施例的第一改型的半导体器件。这个半导体器件具有在栅电极和绝缘膜之间的界面的栅电极侧上提供的一个原子层7。该一个原子层7包含比在该界面的绝缘膜侧上提供的层6中存在的添加元素(硼(B))的面密度小一个数量级的面密度的硼(B)。可以说，这种结构更加有利，因为可以在保持调制有效功函数φeff的效果的同时改善该界面的粘合力。作为栅电极的金属，优选使用在与栅极绝缘膜或其化合物的粘合力良好的过渡金属，但如上文所述，通过使痕量的贵金属存在于该界面的电极侧上，可以使用贵金属作为栅电极的材料。根据金属的功函数适当地调节偏析在该界面上的材料的面密度。
在栅极绝缘膜是除了SiO2之外的高-k膜的情况下，需要使用具有比构成栅极绝缘膜的金属元素的电负性更大的电负性的非金属材料作为添加元素。一般地，高-k膜主要由具有比硅的电负性更小的电负性的过渡金属的氧化物制成。因此，在以与使用氧化硅膜的情况下的面密度相同的面密度添加非金属元素的情况下，增强了电偶极子的效果，因此增加了有效功函数φeff的调制宽度。然而，在绝缘膜包含氮比如HfSiON的情况下，与绝缘膜不包含氮的情况相比，调制有效功函数的效果更小。
附图10所示为根据第二实施例的第二改型的半导体器件。该半导体器件具有直接位于栅极绝缘膜4之上的层6。层6包含密度为一个原子层或更小的硼(B)作为添加元素。在层6上，提供了通过添加密度为一个原子层的氧获得的一个原子层9。在该一个原子层9上，提供由金属制成的栅电极8。与在第二实施例的情况一样，在栅电极和栅极绝缘膜之间的界面上存在B-O-Si的电偶极子。根据这种改型，因为硼(B)仅仅被添加到层6，所以可以控制有效功函数φeff而不会对沟道迁移率有不利的影响。在这种情况下，电极的材料的优选实例包括过渡金属元素及其化合物。
在第二实施例和第二实施例的改型中，用硅化镍(Ni)作为栅电极，但是用于电极的最佳材料可以根据晶体管的工作阈值电压和制造过程适当地选择。通过添加元素获得的有效功函数调制效果不依赖于构成该电极的元素。具体地说，由具有适合于n-型MIS晶体管的有效功函数φeff的过渡金属或其化合物制成的电极也可用于根据第二实施例的p-型MOS晶体管，因此可以极大地简化在相同的衬底上包括两种导电型的晶体管(如CMIS器件)的LSI的制造过程。
如上文所述，根据第二实施例，可以控制栅电极的有效功函数以使可以晶体管具有最佳的工作阈值电压。
(第三实施例)
附图11所示为本发明的第三实施例的半导体器件。根据第三实施例的半导体器件是p-型MOS晶体管。在这种半导体器件中，由热氧化的硅膜形成的栅极绝缘膜4被提供在n-型硅衬底3上。栅极绝缘膜4的膜厚优选为2纳米或更小。在栅极绝缘膜4上，提供栅电极8。栅电极8由硅化镍制成，该硅化镍是镍(Ni)和硅(Si)的化合物。在栅电极8和栅极绝缘膜4之间的界面的栅电极侧上，提供了包含密度为一个原子层或更小的铒(Er)的一个原子层21。该一个原子层21的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。在栅电极8的侧面上，提供了由绝缘材料制成的栅极侧壁10。
在n-型硅衬底3中，延伸层13和源极/漏极区15作为p-型高浓度杂质区而提供在栅电极8的两侧。在每个源极/漏极区15上，提供了由硅化镍制成的接触电极16。
在第三实施例中，在该界面的电极侧上存在的铒(Er)与位于紧靠该一个原子层21之下的栅极绝缘膜4的上层的氧键合以在该界面上形成Er-O-Si键。以铒(Er)为代表的稀土金属在空气中即使在室温下也会快速氧化，即它们很容易与氧键合。因此，Er优先与氧而不是构成栅电极8的Ni和Si键合以形成Er-O键，它是非常强的键。稀土金属的电负性值小于栅电极8的组成元素(Ni和Si)的电负性值，因此Er-O键朝与添加非金属元素的第一实施例的情况的方向相反的方向(即朝栅极绝缘膜侧)极化电荷分布，以便调制电偶极子。结果，与未添加铒(Er)的情况相比，第三实施例的栅电极8的有效功函数φeff被调制得更大。如上文所述，根据第三实施例，通过在栅电极8和绝缘膜4之间的界面上提供包含铒(Er)的一个原子层21，可以实现能够应用到具有不同的工作阈值电压的MISFET器件的金属栅极结构，尽管仅仅一种金属材料用于该MISFET器件的栅电极。
附图12所示为用NiSi作为栅电极的情况下通过添加一添加元素而获得的调制效果的曲线图。从附图12中可以看出，仅仅通过以1×1014cm-2或更小的面密度将铒(Er)添加到该界面，就可以实现1eV或更大的有效功函数φeff的调制宽度。
添加到该界面的元素并不限于铒(Er)。通过将下文所述的元素中的任何元素添加到该界面，都进一步增强调制有效功函数的效果。因此，可以容易实现对应于硅带隙的有效功函数φeff的调制量。例如，在使用具有比铒(Er)的电负性更小的电负性的元素的情况下，有效功函数φeff的调制量大于以基本相同的量将铒(Er)添加到该界面的情况的调制量。即，通过使用具有比铒(Er)的电负性更小的电负性的元素，比如铯(Cs)、锶(Sr)、钡(Ba)或铷(Rb)，即使在被添加到该界面的这种添加元素的密度小于铒的密度，仍然可以实现与通过添加铒(Er)实现的有效功函数的调制量基本相同的调制量(参见附图12)。例如，在用铷(Rb)作为添加元素的情况下，即使在被添加到该界面的铷的数量大约是铒(Er)的一半，仍然可以实现与通过添加铒(Er)实现的有效功函数φeff的调制量基本相同的调制量。此外，即使在使用具有比铒(Er)的电负性更小的电负性的元素的情况下，只要它具有相对较大的原子半径，该元素也不容易在栅极绝缘膜中扩散。因此，在这种元素以与铒(Er)相同的量被添加到该界面中的情况下，更多量的该元素被局限在该界面附近的第一原子层中，因此可以容易地给在该界面的电极侧上提供的第一原子层中添加高浓度的该元素，由此容易地实现调制有效功函数φeff。在第三实施例中，通过使用具有比铒(Er)的原子半径更大的原子半径的元素替代铒(Er)，可以获得更大的调制效果。
与第一实施例的情况一样，第三实施例也利用在添加元素和构成栅电极的元素之间的电负性差异。因此，在构成栅电极的元素不同于第三实施例的元素的情况下，调制量和添加到该界面的杂质量之间的定量关系不必与在附图12中所示定量关系相同。即，与第一实施例相反，在栅电极由具有更小的电负性的元素构成的情况下，在附图12中所示的每种元素和构成栅电极的元素之间的电负性的差异变得更小，因此调制效果小于在附图12中所示的调制效果。另一方面，在栅电极由具有更大的电负性的元素构成的情况下，调制效果大于在附图12中所示的调制效果。此外，即使在元素具有比在附图12中所示的元素的电负性更大的电负性的情况下，只要该元素具有比构成栅电极的元素的电负性更小的电负性，也可以获得调制效果。例如，如第三实施例的情况一样，在用NiSi作为栅电极的情况下，镍(Ni)和硅(Si)的鲍林电负性值都是1.9，因此鲍林电负性小于1.9的添加元素的使用使得可以获得在附图12中所示的调制效果。
在第三实施例中，与第一实施例的情况一样，栅电极和它与绝缘膜的界面也都是由金属制成，因此可以完全消除在用高浓度的硅层作为栅电极时出现的与耗散关联的负效应。
此外，金属电极可以包含在界面附近的第一原子层中形成电偶极子的元素(在第三实施例中为铒(Er)原子)，只要该元素的浓度较低就可以。然而，该元素在整个栅电极中的平均原子密度必须是主要构成栅电极的金属的大约10原子％或更小，因此该元素不影响金属的功函数。这种痕量的杂质元素不具有块体特性，杂质元素的电荷影响完全被金属中的自由电子屏蔽。
注意，添加到界面中的杂质的量可以从不超过构成栅电极的金属的面密度。如果添加到该界面附近的第一原子层的杂质的量超过了栅电极的金属的面密度，则确定晶体管的阈值电压的有效功函数φeff变为被添加的元素的块体的功函数，因此，不可能借助于界面电偶极子的调制效果来控制有效功函数。只要使用在附图12中所示的添加元素，即使在添加到该界面的这种元素的量比栅电极的金属的面密度小一个或多个数量级时，仍然可以实现1eV的调制量，即可以获得足够的调制效果而不会有上述的问题。
在第三实施例中，用硅化镍作为栅电极，但是该电极的最佳材料可以根据晶体管的工作阈值电压和制造过程适当地选择。具体地说，通过选择基于贵金属的材料，可以增强调制有效功函数φeff的效果，因为稀土金属和贵金属之间的电负性的差异较大。此外，改善了该界面的粘合力。此外，通过使用根据第三实施例的结构，具有适合于n-型MIS晶体管的有效功函数φeff的贵金属电极也可用于p-型MOS晶体管，因此可以极大地简化在相同的衬底上包括两种导电型的晶体管(如CMIS器件)的LSI的制造过程。
在第三实施例中，由于将用于调制界面电偶极子的添加元素添加在该界面的电极侧上，因此栅极绝缘膜的可靠性不受到损害，并且不改变栅极绝缘膜的介电常数。
如上文所述，根据第三实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第四实施例)
附图13所示为本发明的第四实施例的半导体器件。根据第四实施例的半导体器件是n-型MOS晶体管，除了以下不同之外与根据在附图1中所示的第一实施例的半导体器件具有相同的结构：用通过以一个原子层或更小的密度将铒(Er)添加在该界面的栅极绝缘膜侧而获得的层21a替代包含了磷(P)且提供在栅电极8和栅极绝缘膜4之间的界面的栅电极侧上的一个原子层5。该一个原子层21a的铒(Er)的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。
在第四实施例中，铒(Er)存在于自该界面起第二或更深的原子层上，这些原子层通过氧而被提供在界面的栅极绝缘膜侧上，并且因为Er-O键非常强，所以每个铒(Er)的全部键都与氧键合。通过添加铒(Er)，在该界面上形成方向与第三实施例的方向相反的电偶极子，结果栅电极的有效功函数φeff被调制得较小。这其中的原因如下。在自该界面起的第二原子层中通过氧而存在的铒(Er)与氧键合以形成Ni-O-Er键或Si-O-Er键(Si是构成栅电极的元素)。铒(Er)的电负性小于构成栅极绝缘膜的硅(Si)的电负性，因此在第四实施例中，与未将铒(Er)嵌入到界面的栅极绝缘膜侧的情况相比，更大量的电子存在于该界面的栅电极侧上。由于这种界面电偶极子的效果，有效功函数φeff变得比电极的金属(在第四实施例值中是NiSi)的功函数更小。即，在MOS器件的栅极绝缘膜界面具有如上所述的结构的情况下，与未添加添加元素的情况相比，MOS器件的平带电压(Vfb)和工作阈值电压较大程度地朝负侧调制。在这种情况下，在用SiO2作为栅极绝缘膜的情况下，有效功函数φeff的调制量的绝对值与在附图12中所示的第三实施例的调制量相同。
如第三实施例的情况一样，如果假设添加到界面的添加元素的量相同，通过使用碱金属或者碱土金属作为添加元素以便进一步增强界面电偶极子的效果，则可以实现更大的调制效果。添加元素优选具有相对较大的原子半径，因为这种添加元素不容易因热处理而扩散。此外，添加元素不仅可以通过在界面的绝缘膜侧上提供的第一原子层的氧而分布到自在栅电极和栅极绝缘膜之间的界面起的第二原子层中，而且在一定程度上还可以分布到栅极绝缘膜中。这种情况下，通过添加元素获得并存在于第三或更深的原子层中的每个电偶极子被抵消，因此不损害调制有效功函数φeff的效果。然而，在更接近沟道区的区域中分布的添加元素起该沟道中的载流子的散射体的作用，并***件的操作。因此，通常要求在绝缘膜和硅衬底之间的界面上存在的添加元素的面密度是1×1012cm-2或更小。如果添加元素被添加到界面的电极侧，则电偶极子的效果变小，从有效功函数φeff的调制的观点看这是不利的。然而，在用与绝缘膜的粘合力较差的金属比如贵金属作电极的情况下，添加到界面的电极侧的铒(Er)与位于栅极绝缘膜侧上的氧键合，因此改善了电极和绝缘膜之间的粘合力。附图14所示为根据第四实施例的第一改型的半导体器件。这个半导体器件具有包含密度为一个原子层或更小的铒(Er)并提供在栅电极和绝缘膜之间的界面的栅电极侧上的层22。该层22包含比在该界面的绝缘膜侧上提供的层21a中存在的添加元素的面密度小一个数量级的面密度的铒(Er)。可以说，这种结构更加有利，因为可以在保持调制有效功函数φeff的效果的同时改善该界面的粘合力。
作为用于栅电极的金属，优选使用与栅极绝缘膜或其化合物的粘合力良好的过渡金属。然而，如上文所述，通过允许痕量的贵金属存在于该界面的电极侧上，可以使用贵金属作为栅电极材料。根据金属的功函数适当地调节在该界面上偏析的物质的面密度。在这种情况下，通过使用根据第四实施例的结构，具有适合于p-型MIS晶体管的有效功函数φeff的贵金属也可用于n-型MOS晶体管，因此可以极大地简化在相同的衬底上包括两种导电型的晶体管(比如CMIS器件)的LSI的制造过程。
在使用除了SiO2之外的高-k膜作为栅极绝缘膜的情况下，需要使用具有比构成高-k膜的元素的电负性更小的电负性的稀土元素、碱金属或碱土金属元素。此外，在使用包含具有相对较大的电负性的元素(例如氮)的绝缘膜(比如HfSiON)的情况下，可以获得更大的调制效果。
附图15所示为根据第四实施例的第二改型的半导体器件。该半导体器件具有直接位于栅极绝缘膜4之上并包含密度为一个原子层或更小的铒(Er)作为添加元素的层21a。在层21a上，提供了通过添加密度为一个原子层的氧而获得的层9。在层9上，提供由金属制成的栅电极8。如在第四实施例的情况一样，在栅电极和栅极绝缘膜之间的界面上存在Er-O-Si键，即电偶极子。
在这种改型中，因为铒(Er)仅仅被添加到层21a，所以可以控制有效功函数φeff而不会对沟道迁移率有不利的影响。在这种情况下，从栅电极和栅极绝缘膜之间的粘合力的观点看，电极材料的优选实例包括过渡金属元素及其化合物。
在第四实施例和第四实施例的改型中，用硅化镍作为栅电极，但是用于电极的最佳材料可以根据晶体管的工作阈值电压和制造过程适当地选择。通过添加一添加元素而获得的有效功函数调制效果不依赖于构成电极的元素。具体地说，由具有适合于n-型MIS晶体管的有效功函数φeff的贵金属电极也可用于根据第四实施例和第四实施例的改型的p-型MOS晶体管，因此可以极大地简化在相同的衬底上包括两种导电型的晶体管(如CMIS器件)的LSI的制造过程。
如上文所述，根据第四实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第五实施例)
附图16所示为本发明的第五实施例的半导体器件。根据第五实施例的半导体器件是n-型MOS晶体管，除了以下不同之外与根据在附图1中所示的第一实施例的半导体器件具有相同的结构：用通过以一个原子层或更小的密度添加氟(F)获得的一个原子层23替代包含了密度为一个原子层或更小的磷(P)并提供在栅电极8和栅极绝缘膜4之间的界面的栅电极侧上的一个原子层5，并通过以一个原子层或更小的密度将铷(Rb)添加在界面的栅极绝缘膜侧以使铷通过氧与栅电极的元素键合而提供层24。该一个原子层23的氟(F)的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。层24的铷(Rb)的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。
在第五实施例中，如上文所描述，将具有相对较大的电负性的非金属原子(氟(F))添加到栅电极和栅极绝缘膜之间的界面的栅电极侧，将具有相对较小的电负性的稀土金属元素(铷(Rb))添加到该界面的栅极绝缘膜侧，以使铷通过氧而与栅电极的元素键合。如第一和第三实施例一样，与没有添加任何元素的情况相比，这种元素的添加使栅电极的有效功函数φeff更小。此外，由于这两种元素具有它们各自相应的效果，通过一起使用这两种元素，可以获得更大的调制效果。在这种情况下，即使在被添加到栅电极和栅极绝缘膜之间的界面的两侧的每种元素的密度与第一和第三实施例的情况基本相同，也可以实现更大的调制量。基于参考上文实施例描述的指导根据所要求的调制量和随后的处理过程选择添加元素的种类。
如上文所述，根据第五实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第六实施例)
附图17所示为本发明的第六实施例的半导体器件。根据第六实施例的半导体器件是p-型MOS晶体管，除了以下不同之外它与根据在附图6中所示的第二实施例的半导体器件具有相同的结构：用通过以一个原子层或更小的密度添加碳(C)获得的层25替代包含了密度为一个原子层或更小的硼(B)并提供在栅电极8和栅极绝缘膜4之间的界面的栅极绝缘膜侧上的层6，以使碳通过氧而与栅电极的元素键合，并通过以一个原子层或更小的密度将铟(In)添加在该界面的栅电极侧而提供一个原子层26。该一个原子层26的铟(In)的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。层25的碳(C)的面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。
在第六实施例中，如上文所描述，将具有相对较大的电负性的非金属原子(碳(C))添加到该界面的栅极绝缘膜侧以使碳通过氧键合到栅电极的元素，将具有相对较小的电负性的碱金属、碱土金属或稀土金属元素(铟(In))添加到该界面的栅电极侧。如第一至第四实施例所描述，与没有添加任何元素的情况相比，这种元素的添加使栅电极的有效功函数φeff更大。此外，由于被添加到该界面的两侧的这两种元素具有它们各自相应的效果，通过一起使用这两种元素，可以获得更大的调制效果。在这种情况下，即使在被添加到界面的两侧的每种元素的密度与在第一和第三实施例的情况基本相同，也可以实现更大的调制量。基于参考上文实施例描述的指导根据所要求的调制量和随后的处理过程选择添加元素的种类。
如上文所述，根据第六实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第七实施例)
附图18所示为本发明的第七实施例的半导体器件。该半导体器件具有这样的结构：其中与第一实施例具有相同的结构的n-型MIS晶体管提供在p-型硅衬底2的p-型阱31上，且与第二实施例具有相同的结构的p-型MIS晶体管提供在n-型阱32上。虽然n-型和p-型MIS晶体管中每个的栅电极8都由硅化镍制成，但是最佳的金属可以根据不同代的器件适当地选择。
此外，虽然添加了添加元素的位置在n-型和p-型MIS晶体管之间不同，但是与MIS晶体管的导电型无关地将磷(P)作为添加元素添加到在栅电极8和栅极绝缘膜4之间的界面。在该界面附近的第一原子层的磷的最大面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。更具体地说，在p-型阱31上提供的n-型MIS晶体管具有通过以一个原子层或更小的密度将磷(P)添加到界面的栅电极侧而获得的一个原子层5，在n-型阱32上提供的p-型MIS晶体管具有通过以一个原子层或更小的密度将磷(P)添加到界面的栅极绝缘膜侧而获得的层27，因此磷通过氧而与构成栅电极8的元素键合。
添加元素可以适当地改变到在第一和第二实施例中所述的任何元素，添加元素的密度也可以根据器件的工作电压适当地改变。n-型MIS晶体管和p-型MIS晶体管通过由氧化硅膜形成的元素隔离区34彼此分离。这两个晶体管中的每个晶体管互补地工作，构成了CMIS器件。
在用于逻辑计算的半导体器件中的CMIS器件需要在高速、低电压下工作。因此，不同导电型的晶体管必须具有不同的有效功函数值φeff。此外，这种CMIS器件的工作电压随半导体器件的使用目的而变化，因此理想的是根据半导体器件的使用目的以对应于硅带隙的量连续地控制每个栅电极的有效功函数φeff。在第七实施例中，如第一实施例的情况一样，通过将非金属元素(磷(P))添加到界面的栅电极侧，将n-型MIS晶体管的栅电极的有效功函数φeff调节到用于器件操作的最佳值。另一方面，如第二实施例的情况一样，通过将非金属元素(磷(P))添加到界面的栅极绝缘膜侧，将p-型MIS晶体管的栅电极的有效功函数φeff调节到用于器件操作的最佳值。
根据第七实施例，可以简化CMIS器件的制造过程并极大地降低CMIS器件的研发成本，这是因为两种不同导电型的晶体管的栅电极都可以由相同的金属材料制成并且可以将相同的添加元素添加到两种晶体管的界面中。此外，通过根据晶体管的导电型简单改变添加了添加元素的位置，可以控制栅电极的有效功函数φeff以便晶体管可以具有最佳的阈值电压。
附图19所示为根据第七实施例的改型的半导体器件。除了如下不同之外根据第七实施例的改型的半导体器件与根据第七实施例的半导体器件具有相同的结构：在p-型MIS晶体管的层4上提供了通过以一个原子层的密度添加氧而获得的一个原子层9。
在这种改型的情况下，与第七实施例的情况一样，也可以控制栅电极的有效功函数以使晶体管具有最佳的工作阈值电压。
(第八实施例)
附图20所示为本发明的第八实施例的半导体器件。根据第八实施例的半导体器件具有这样的结构：其中n-型MIS晶体管提供在p-型硅衬底2的p-型阱31上，且p-型MIS晶体管提供在n-型阱32上。除了以下不同之外该n-型MIS晶体管与根据第一实施例的n-型MIS晶体管具有相同的结构：包含磷(P)并且被提供在栅电极8和栅极绝缘膜4的界面的栅电极侧上的层5被以大于等于1×1013cm-2且小于等于1×1015cm-2的面密度将碳(C)添加到该界面的栅电极侧而获得的一个原子层28替代，并且由硅化镍制成的栅电极8被由硅化钽制成的栅电极8a替代。
如上文所述，根据第八实施例的n-型MIS晶体管在栅电极的金属材料和添加元素方面不同于根据第一实施例的n-型MIS晶体管，但是栅电极8a的硅化钽的有效功函数φeff被添加到该界面的碳(C)调制以使该有效功函数变小。
另一方面，根据第八实施例的p-型MIS晶体管具有这样的结构：其中具有叠层结构的栅电极提供在由具有2纳米或更小的厚度的热氧化的硅膜形成的栅极绝缘膜4上。栅电极由上层8a和下层29构成。上层8a由也用于n-型MIS晶体管的电极的硅化钽制成，下层29由碳化钽制成，该碳化钽是钽(Ta)和碳(C)的化合物。碳化钽比硅化钽具有更大的功函数。具体地说，碳化钽具有p-型MIS晶体管所要求的4.7eV至5.1eV的功函数值。对碳化钽的层的厚度没有特别的限制，只要它是一个原子层或更大即可。然而，由于碳化钽的电阻率大于硅化钽电阻率，因此优选碳化钽的层的厚度尽可能小。在n-型阱32中，延伸层13和源极/漏极区15都被作为P-型高浓度杂质区而提供在栅极绝缘膜4的两侧。在每个源极/漏极区15上，提供由硅化镍制成的接触电极。n-型MIS晶体管和p-型MIS晶体管通过由氧化硅膜形成的元素隔离区34彼此分离。这些MIS晶体管中的每个都互补地工作，并且构成了CMIS器件。
在每个晶体管中，构成栅电极的元素是钽(Ta)、硅(Si)和碳(C)。然而，通过根据晶体管的导电型控制要添加到该界面的碳的量和改变栅电极的结构，可以将界面的有效功函数φeff调节到最佳值。此外，在每个晶体管中，构成栅电极的金属元素是Ta，但是可以根据不同代的器件适当地选择最佳的金属。添加元素可以适当地改变在第一和第二实施例中所述的任何元素，添加元素的密度也可以根据器件的工作电压而适当地改变。
根据第八实施例，可以简化CMIS器件的制造过程并极大地降低CMIS器件的研发成本，这是因为两种晶体管的栅电极由相同的元素构成。
此外，根据第八实施例，也可以消除劣化晶体管特性的因素，比如由于添加碳(C)而引起的栅极绝缘膜的劣化和由于固定电荷的数量的增加而引起的迁移率的降低，这是因为与晶体管的导电型无关地碳(C)将作为添加元素添加到界面的栅电极侧。
如上文所描述，根据第八实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第九实施例)
附图21所示为本发明的第九实施例的半导体器件。根据第九实施例的半导体器件具有这样的结构：其中附图13中所示的根据第四实施例的n-型MIS晶体管提供在p-型硅衬底2的p-型阱上，且附图11所示的根据第三实施例的p-型MIS晶体管提供在n-型阱上。
在第九实施例中，两种晶体管的栅电极8都由硅化镍制成，但是最佳的金属可以根据不同代的器件适当地选择。虽然添加了添加元素的位置在n-型和p-型MIS晶体管之间不同，但是与MIS晶体管的导电型无关地将铒(Er)作为添加元素添加到在栅电极8和栅极绝缘膜4之间的界面。在该界面处铒(Er)的最大面密度大于等于1×1013cm-2，且小于等于1×1015cm-2。添加元素可以适当地改变为附图12中所示的任何元素，并且添加元素的密度也可以根据该器件的工作电压而适当地改变。n-型MIS晶体管和p-型MIS晶体管通过由氧化硅膜形成的元素隔离区34彼此分离。这两个晶体管中的每个晶体管互补地工作，构成了CMIS器件。
在第九实施例中，如第三实施例的情况一样，通过将稀土元素铒(Er)添加到该界面的栅电极侧，将p-型MIS晶体管的栅电极的有效功函数φeff调节到器件操作的最佳值。另一方面，与第四实施例的情况一样，通过添加稀土元素铒(Er)到界面的栅极绝缘膜中，将n-型MIS晶体管的栅电极的有效功函数φeff调节到器件工作的最佳值。如上文所述，在第九实施例中，不同导电型的两种MIS晶体管的栅电极都由相同的材料制成，并且相同的添加元素被用于两种MIS晶体管。因此，通过根据晶体管的导电型简单改变添加添加元素的位置，可以自由地控制该界面的有效功函数φeff。
因此，如第七实施例的情况一样，可以简化CMIS器件的制造过程，极大地降低CMIS器件的研发成本，并控制栅电极的有效功函数以使得该晶体管可以具有最佳的工作阈值电压。
附图22所示为根据第九实施例的改型的半导体器件。除了下述不同之外根据第九实施例的改型的半导体器件与根据第九实施例的半导体器件具有相同的结构：在p-型阱上提供的n-型MIS晶体管被在附图15中所示的根据第四实施例的第二种改型的n-型MIS晶体管替代。如第九实施例的情况一样，这种改型使得可以简化CMIS器件的制造过程，极大地降低CMIS器件的研发成本，并控制栅电极的有效功函数以使得该晶体管可以具有最佳的工作阈值电压。
(第十实施例)
附图23所示为本发明的第十实施例的半导体器件。根据第十实施例的半导体器件具有这样的结构：其中附图11中所示的根据第三实施例的p-型MIS晶体管提供在p-型硅衬底2的n-型阱32上和n-型MIS晶体管提供在p-型阱31上。如第四实施例的情况一样，p-型MIS晶体管的栅电极的硅化镍的有效功函数φeff被添加到栅电极和栅极绝缘膜之间的界面的铒(Er)调制以使有效功函数变大。
另一方面，在p-型阱31上提供的n-型MIS晶体管具有这样的结构：其中由具有2纳米或更小的厚度的热氧化的硅膜形成的栅极绝缘膜4提供在p-型阱31上，具有叠层结构的栅电极提供在栅极绝缘膜4上。该栅电极由上层8和下层36构成。上层8由也用于p-型MIS晶体管的电极的硅化镍制成，下层36由硅化铒制成，该硅化铒是铒(Er))和硅(Si)的化合物。硅化铒具有对应于接近硅的导电带边界Ec(3.7eV至4.0eV)的值的有效功函数φeff。这种有效功函数对于n-型MIS晶体管的栅电极是有利的。对硅化铒的层的厚度没有特别的限制，只要它是一个原子层或更大即可。然而，由于硅化铒的电阻率大于硅化镍电阻率，因此优选硅化铒的层的厚度尽可能小。在p-型阱31中，延伸层12和源极/漏极区14都被作为n-型高浓度杂质区而提供在栅极绝缘膜4的两侧。在每个源极/漏极区上，提供由硅化镍制成的接触电极16。
n-型MIS晶体管和p-型MIS晶体管通过由氧化硅膜形成的元素隔离区34彼此分离。这两个晶体管中的每个都互补地工作，并且构成了CMIS器件。
在p-型和n-型MIS晶体管中的每个中，构成栅电极的元素是镍(Ni)、硅(Si)和铒(Er)。然而，通过根据晶体管的导电型控制要添加到该界面的铒的量和改变栅电极的结构，可以将界面的有效功函数φeff调节到最佳值。因此，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
此外，在每个晶体管中，用铒(Er)作为添加元素，但是添加元素可以根据不同代的器件适当地改变为具有相对较小的电负性的最佳金属，比如在附图12中提及的任何元素，并且添加元素的密度也可以根据器件的工作电压而适当地改变。
根据第十实施例，可以简化CMIS器件的制造过程，并极大地降低CMIS器件的研发成本，这是因为p-型和n-型MIS晶体管的栅电极都由相同的元素构成。
此外，根据第十实施例，也可以消除劣化晶体管特性的因素，比如由于添加铒(Er)而引起的栅极绝缘膜的劣化和由于固定电荷的数量的增加而引起的迁移率的降低，这是因为与晶体管的导电型无关地将铒(Er)作为添加元素添加到界面的栅电极侧。
(第十一实施例)
附图24所示为本发明的第十一实施例的半导体器件。根据第十一实施例的半导体器件具有这样的结构：其中n-型MIS晶体管提供在p-型硅衬底2的p-型阱31上，且具有与附图11中所示的根据第三实施例的半导体器件相同结构的p-型MIS晶体管提供在n-型阱32上。除了下述不同之外，该n-型MIS晶体管具有与附图1中所示的根据第一实施例的n-型MIS晶体管相同的结构：包含磷(P)并作为第一原子层而提供在栅电极8和栅极绝缘膜4之间的界面的电极侧上的该一个原子层5被包含密度为一个原子层或更小的氮(N)的一个原子层37替代。
在该n-型MIS晶体管中，添加到界面中的氮的面密度大于等于1×1013cm-2且小于等于1×1015cm-2。在p-型MIS晶体管中，添加到界面中的铒(Er)的面密度大于等于1×1013cm-2且小于等于1×1015cm-2。
虽然n-型和p-型MIS晶体管中每一个的栅电极由硅化镍制成，但是可以根据不同代的器件适当地选择最佳的金属。从控制栅电极的有效功函数φeff的观点看，优选使用在硅的禁带中心具有费米能级的金属或金属化合物。
添加元素氮(N)可以适当地改变为附图5中所示的任何元素，并且添加元素铒(Er)可以改变为附图12中所示的任何元素。此外，每种添加元素的密度也可以根据器件的工作电压而适当地改变。n-型MIS晶体管和p-型MIS晶体管通过由氧化硅膜形成的元素隔离区34彼此分离。这两个晶体管中的每个都互补地工作，并且构成了CMIS器件。
与第一实施例和第三实施例的情况一样，在n-型和p-型MIS晶体管中的每一个中通过将杂质元素添加到在界面的栅电极侧，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
具体地，根据第十一实施例，与晶体管的导电型无关地将添加元素添加到界面的栅电极侧，因此在栅极绝缘膜中不存在劣化晶体管的特性的因素，比如栅极绝缘膜的劣化和由于固定电荷的数量的增加而引起的迁移率降低。添加到n-型MIS晶体管的添加元素和添加到p-型MIS晶体管中的添加元素分别可以适当地改变为第一实施例中所提及的任何元素和第三实施例中所提及的任何元素。此外，每种添加元素的密度也可以根据器件的工作电压而适当地改变。通过添加添加元素而实现的有效功函数φeff的改变不依赖于在栅电极之下提供的绝缘膜。因此，可以形成完全独立于栅极绝缘膜的材料和结构的栅电极结构，即可以与栅极绝缘膜的材料无关地选择栅电极的材料。
(第十二实施例)
附图25所示为本发明的第十二实施例的半导体器件。根据第十二实施例的半导体器件具有这样的结构：其中具有与附图13中所示的根据第四实施例的半导体器件相同结构的n-型MIS晶体管提供在p-型硅衬底2的p-型阱31上，p-型MIS晶体管提供在n-型阱32上。除了下述不同之外，该p-型MIS晶体管具有与附图6中所示的根据第二实施例的p-型MIS晶体管相同的结构：包含硼(B)的层6被通过以一个原子层或更小的密度将氮(N)添加在栅电极和栅极绝缘膜之间的界面的栅极绝缘膜侧而获得的层38替代，以使氮通过氧而与构成栅电极的元素键合。
虽然n-型和p-型MIS晶体管中每个的栅电极都由硅化镍制成，但是根据不同代的器件可以适当地选择最佳的金属。从控制栅电极的有效功函数φeff的观点看，优选使用在硅的禁带中心具有费米能级的金属或金属化合物。添加到n-型MIS晶体管的添加元素可以适当地改变为附图12中所示的任何元素，而添加到p-型MIS晶体管的添加元素可以适当地改变为附图5中所示的任何元素。此外，每种添加元素的密度也可以根据器件的工作电压而适当地改变。
n-型MIS晶体管和p-型MIS晶体管通过由氧化硅膜形成的元素隔离区34彼此分离。这两个晶体管中的每个都互补地工作，并且构成了CMIS器件。
与第四实施例和第二实施例的情况一样，在n-型和p-型MIS晶体管中的每个中通过将杂质元素添加到界面的栅极绝缘膜侧，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
具体地说，在根据第十二实施例的n-型MIS晶体管中，将稀土金属元素添加到栅极绝缘膜，因此增加了栅极绝缘膜的介电常数，因此提高了器件特性。另一方面，在p-型MIS晶体管中，氮(N)存在于该界面的附近，因此可以抑制构成栅电极的金属原子扩散进入栅极绝缘膜，由此提高了栅电极的结构上的可靠性。
(第十三实施例)
附图26所示为本发明的第十三实施例的半导体器件。根据第十三实施例的半导体器件具有这样的结构：其中n-型MIS晶体管提供在p-型硅衬底2的p-型阱31上，p-型MIS晶体管提供在n-型阱32上。
在n-型MIS晶体管中，由具有2纳米或更小的厚度的热氧化的硅膜形成的栅极绝缘膜4提供在p-型阱31上，栅电极39提供在栅极绝缘膜4上。在栅电极39和栅极绝缘膜4之间的界面的栅电极侧上，提供包含密度为一个原子层或更小的氮(N)的一个原子层37。在栅电极39的侧面上，提供由绝缘材料制成的栅极侧壁10。在p-型阱31中，延伸层12和源极/漏极区14作为n-型高浓度杂质区而提供在栅电极39的两侧。在每个源极/漏极区14上，提供了由硅化镍制成的接触电极16。
另一方面，在p-型MIS晶体管中，由具有2纳米或更小的厚度的热氧化的硅膜形成的栅极绝缘膜4提供在n-型阱32上，栅电极39提供在栅极绝缘膜4上。在栅电极39的侧面上，提供由绝缘材料制成的栅极侧壁10。在n-型阱32中，延伸层13和源极/漏极区15作为p-型高浓度杂质区而提供在栅电极39的两侧。在每个源极/漏极区15上，提供了由硅化镍制成的接触电极16。
在第十三实施例中，栅电极39由有效功函数φeff大于4.7eV的金属或金属化合物(比如Ru、Pt、NiGe或TaC)制成。因此，仅仅在n-型MIS晶体管中，元素(氮(N))被添加到栅电极和栅极绝缘膜之间的界面中，以借助于界面电偶极子的效应将界面上的有效功函数φeff调节到4.6eV或更小。注意，要添加到界面的添加元素的量必须大于等于1×1013cm-2，且小于等于1×1015cm-2。
如上文所述，在第十三实施例中，适合于一种导电型的晶体管的金属也用于另一种导电型的晶体管的金属栅电极，添加元素仅仅添加到该另一种导电型的晶体管中以将界面的有效功函数φeff调节到晶体管工作的最佳值。通过这样做，可以将添加元素的数量降低到仅仅一种。此外，与将添加元素添加到不同导电型的两种晶体管中的情况相比，因为可以省去至少一个光刻步骤和至少一个添加元素添加步骤，所以也可以极大地简化制造过程。
根据第十三实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第十四实施例)
附图27所示为本发明的第十四实施例的半导体器件。除了下述不同之外根据第十四实施例的半导体器件与附图26中所示的根据第十三实施例的半导体器件具有相同的结构：包含氮(N)并被提供在n-型MIS晶体管的栅电极和栅极绝缘膜之间的界面的栅电极侧上的层37被通过以一个原子层或更小的密度将铒(Er)添加到界面的栅极绝缘膜侧上而获得的层21a替代，以使铒通过氧而与构成栅电极39的元素键合。
与第十三实施例的情况一样，栅电极39由有效功函数φeff大于4.7eV的金属或金属化合物(比如Ru、Pt、NiGe或TaC)制成。因此，仅仅在n-型MIS晶体管中，元素(氮(N))被添加到在栅电极和栅极绝缘膜之间的界面中，以借助于界面电偶极子的效应将界面上的有效功函数φeff调节到4.6eV或更小。注意，要添加到界面的添加元素的量必须大于等于1×1013cm-2，且小于等于1×1015cm-2。
如上文所述，在第十四实施例中，适合于一种导电型的晶体管的金属也用于另一种导电型的晶体管的金属栅电极，添加元素仅仅添加到该另一种导电型的晶体管中，以将界面的有效功函数φeff调节到晶体管工作的最佳值。通过这样做，可以将添加元素的数量降低到仅仅一种。此外，与将添加元素添加到不同导电型的两种晶体管中的情况相比，因为可以省去至少一个光刻步骤和至少一个添加元素添加步骤，也可以极大地简化制造过程。
根据第十四实施例，可以控制栅电极的有效功函数以使晶体管具有最佳的工作阈值电压。
(第十五实施例)
附图28所示为本发明的第十五实施例的半导体器件。根据第十五实施例的半导体器件具有这样的结构：其中n-型MIS晶体管提供在p-型硅衬底2的p-型阱31上，p-型MIS晶体管提供在n-型阱32上。
在n-型MIS晶体管中，由具有2纳米或更小的厚度的热氧化的硅膜形成的栅极绝缘膜4提供在p-型阱31上，栅电极40提供在栅极绝缘膜4上。在栅电极40的侧面上，提供由绝缘材料制成的栅极侧壁10。在p-型阱31中，延伸层12和源极/漏极区14作为n-型高浓度杂质区而提供在栅电极40的两侧。在每个源极/漏极区14上，提供了由硅化镍制成的接触电极16。
另一方面，在p-型MIS晶体管中，由具有2纳米或更小的厚度的热氧化的硅膜形成的栅极绝缘膜4提供在n-型阱32上，栅电极40提供在栅极绝缘膜4上。在栅电极40和栅极绝缘膜4之间，提供通过以一个原子层或更小的密度将碳(C)添加到界面的栅极绝缘膜侧而获得的层41，以使碳通过氧而与栅电极的元素键合。在栅电极40的侧面上，提供由绝缘材料制成的栅极侧壁10。在n-型阱32中，延伸层13和源极/漏极区15作为p-型高浓度杂质区而提供在栅电极40的两侧。在每个源极/漏极区15上，提供了由硅化镍制成的接触电极16。
在第十五实施例中，栅电极40由有效功函数φeff小于4.5eV的金属(比如Ta、HfSiN或Ti)制成。因此，仅仅在p-型MIS晶体管中，元素被添加到在栅电极中，以借助于界面电偶极子的效应将界面上的有效功函数φeff调节到4.6eV或更大。注意，要添加到界面的添加元素的量必须大于等于1×1013cm-2，且小于等于1×1015cm-2。
如上文所述，在第十五实施例中，适合于一种导电型的晶体管的金属也用于另一种导电型的晶体管的金属栅电极，添加元素仅仅添加到该另一种导电型的晶体管中，以将界面的有效功函数φeff调节到晶体管工作的最佳值。通过这样做，可以将添加元素的数量降低到仅仅一种。此外，与将添加元素添加到不同导电型的两种晶体管中的情况相比，因为可以省去至少一个光刻步骤和至少一个添加元素添加步骤，也可以极大地简化制造过程。
根据第十五实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第十六实施例)
附图29所示为本发明的第十六实施例的半导体器件。除了下述不同之外根据第十六实施例的半导体器件与附图28中所示的根据第十五实施例的半导体器件具有相同的结构：包含碳(C)并被提供在p-型MIS晶体管的栅电极和栅极绝缘膜之间的界面的栅电极侧上的层41被通过以一个原子层或更小的密度将铒(Er)添加到界面的栅极绝缘膜侧上而获得的层21a替代，以使铒通过氧而与构成栅电极40的元素键合。
如第十五实施例的情况一样，栅电极40由有效功函数φeff小于4.5eV的金属(比如Ta、HfSiN或Ti)制成。因此，仅仅在p-型MIS晶体管中，元素被添加到在栅电极中，以借助于界面电偶极子的效应将界面上的有效功函数φeff调节到4.6eV或更大。注意，要添加到界面的添加元素的量必须大于等于1×1013cm-2，且小于等于1×1015cm-2。
如上文所述，在第十六实施例中，适合于一种导电型的晶体管的金属也用于另一种导电型的晶体管的金属栅电极，添加元素仅仅添加到该另一种导电型的晶体管中，以将界面的有效功函数φeff调节到晶体管工作的最佳值。通过这样做，可以将添加元素的数量降低到仅仅一种。此外，与将添加元素添加到不同导电型的两种晶体管中的情况相比，因为可以省去至少一个光刻步骤和至少一个添加元素添加步骤，也可以极大地简化制造过程。
根据第十六实施例，可以控制栅电极的有效功函数以使晶体管可以具有最佳的工作阈值电压。
(第十七实施例)
下面，参考附图30A至30D描述根据本发明的第十七实施例的制造半导体器件的方法。根据第十七实施例的制造方法是制造根据附图1所示的第一实施例的半导体器件的方法，并包括如下步骤。
首先，在p-型硅衬底2的表面上形成热氧化的硅膜4。然后，如附图30A所示，通过使用PO(OCH3)3的等离子体气体，以大于等于1×1013cm-2且小于等于一个原子层的面密度将磷(P)吸附到n-型MIS晶体管区中提供的热氧化的硅膜4的表面上，来形成层50。在磷(P)的吸附完成之后，优选在大约300℃至1,000℃下实施热处理，以促进在氧和磷之间的键合。热处理的最佳条件可以根据磷(P)的吸附条件而适当地确定。如上文所述，用PO(OCH3)3作为形成包含磷(P)的层50的材料，但是可替换的是，层50的材料还可以是PO(OC2H5)3、PO(O-i-C3H7)3、PO(O-n-C3H7)3、PO(O-i-C4H9)3、PO(O-n-C4H9)3、PO(O-sec-C4H9)3、PO(OCH3)3或PO(OC2H5)3。
接着，多晶硅通过CVD(化学汽相淀积)淀积在层50上以具有50纳米的厚度。然后，通过结合使用光刻和各向异性蚀刻对热氧化的硅膜4和层50构图，以形成多晶硅膜52和由热氧化的硅膜形成的栅极绝缘膜4(参见附图30B)。
接着，实施砷(As)的离子注入以形成延伸层12。然后，通过使用绝缘材料(例如氮化硅)将栅极侧壁10形成在多晶硅膜52的侧面上。此后，实施砷(As)的离子注入以形成源极/漏极区14，然后形成并处理用于使栅电极和源极/漏极区隔离的侧壁(参见附图30C)。
接着，通过溅射形成镍膜以便具有能够使多晶硅膜52完全硅化的厚度，然后在大约500℃下实施热处理以完全硅化多晶硅膜52。这时，硅化镍层也被形成在源极/漏极区14上以提供将晶体管连接到上部布线的接触电极16(参见附图30D)。这样，获得了根据第一实施例的n-型MIS晶体管。
在十七实施例中，由于用硅化镍作为栅电极，因此该栅电极不能耐受用于激活源极/漏极区的杂质的热处理。因此，在源极/漏极区14上形成接触电极16的同时，栅电极被完全硅化。通过这样做，可以实现具有金属栅电极的栅极结构。在用能够耐受用于激活杂质的热处理的金属材料或金属化合物材料作栅电极的情况下，该金属材料或金属化合物材料的膜，而不是如附图30B所示的多晶硅膜，通过CVD或PVD(物理汽相淀积)而被淀积在绝缘膜4上。此外，在除了磷(P)之外的非金属元素被添加到栅电极和栅极绝缘膜之间的界面的情况下，包含这种非金属元素的材料用于CVD。
附图11所示的根据第三实施例的半导体器件也可以通过类似于根据第十七实施例的制造方法的方法制造。在制造根据第三实施例的半导体器件的情况下，添加附图12中所示的任何金属元素而不是非金属元素以便将其吸附到氧化硅膜4上。例如，在希望铒(Er)吸附到氧化硅膜4的情况下，使用Er(O-I-C3H7)3的等离子体作为材料。其它的步骤与根据在附图30A至30D中所示的第十七实施例的制造方法的步骤相同。
在上文描述的制造方法中，通过在添加了非金属、碱金属或稀土金属元素的步骤之后实施附加的步骤，即通过添加密度为一个原子层的氧以使氧被吸附到其上已经吸附了添加元素的氧化硅膜4的表面上，可以制造附图10中所示的根据第二实施例的第二改型的半导体器件或者附图15中所示的根据第四实施例的第二改型的半导体器件。可以在栅极氧化膜不显著变厚的情况下，通过将衬底暴露在氧等离子体中较短的时间期间，来实施该附加的步骤。在完成了附加的步骤之后，通过以与根据第十七实施例的制造方法相同的方式形成栅电极，可以获得附图10中所示的根据第二实施例的第二改型的半导体器件或者附图15中所示的根据第四实施例的第二改型的半导体器件。
(第十八实施例)
下面，参考附图31A至31C描述根据本发明的第十八实施例的制造半导体器件的方法。根据第十八实施例的制造方法是制造附图1所示的根据第一实施例的半导体器件的方法，并包括如下步骤。
首先，在p-型硅衬底2的表面上形成热氧化的硅膜4。然后，通过CVD将以高浓度的磷(P)掺杂的多晶硅淀积到热氧化的硅膜4上以便具有50纳米的厚度。通过结合使用光刻和各向异性蚀对热氧化的硅膜4和多晶硅膜刻构图，以形成多晶硅膜54和由热氧化的硅膜形成的栅极绝缘膜4(参见附图31A)。
接着，实施砷的注入以形成延伸层12。然后，通过使用绝缘材料(例如氮化硅)将栅极侧壁10形成在多晶硅膜54的侧面上。此后，实施砷(As)的注入以形成源极/漏极区14(参见附图31B)。
接着，通过溅射形成镍膜以便具有能够使多晶硅膜54完全硅化的厚度，然后在大约400℃下实施热处理以完全硅化多晶硅膜54。结果，形成了栅电极8。由于与硅化相关的扫雪效应的缘故，均匀地掺在多晶硅膜中的磷(P)偏析在栅电极8和栅极绝缘膜4之间的界面上，然后该界面上与栅极绝缘膜4中包含的氧键合。该P-O键调制了界面电偶极子。在该界面上偏析的磷(P)的量可以通过改变先前添加到多晶硅中的磷的浓度自由地控制。在电极结构由这种方法形成的情况下，自该界面起第二或更深的原子层的硅化镍包含了大约10原子％或更小的浓度的磷。然而，磷的浓度如此小以致于硅化镍的功函数的块体值不变。在栅电极的硅化的过程中，硅化镍也被形成在源极/漏极区14上以提供将晶体管连接到上部布线的接触电极16。这样，获得了根据第一实施例的n-型MIS晶体管(参见附图31C)。
在如第一实施例一样，将除了磷之外的添加元素添加到该界面的情况下，将未包含杂质的多晶硅膜通过CVD形成在栅极绝缘膜上，然后将在附图5中所示的任何非金属元素的离子注入到多晶硅中。此后，如在磷的情况下一样，借助于与硅化相关的杂质偏析效应，添加元素优先嵌入到与栅极绝缘膜的界面中。然而，在添加元素具有相对较小的原子半径的情况下，添加元素穿过与栅极绝缘膜的界面，使得大量的杂质被嵌入到栅电极和栅极绝缘膜之间的界面的绝缘膜侧。在这种情况下，获得了具有根据第二实施例的结构的半导体器件。因此，为了获得根据第一实施例的结构，需要使用具有相对较大的原子半径的添加元素，以防止添加元素渗透进栅极绝缘膜。在用氧化硅膜作为栅极绝缘膜的情况下，添加元素必须具有0.9埃或更大的原子半径。在使用具有0.9埃或更小的原子半径的添加元素时，获得了根据第二实施例的结构。例如，在使用硼(B)作为添加元素的情况下，硼(B)被偏析在界面的氧化硅膜侧上，由此形成了根据第二实施例的结构。
在使用锗化物作为栅电极材料的情况下，也可以借助于与在金属和Ge之间的固相反应相关的扫雪效应，将添加元素优先嵌入到该界面中。
附图11所示的根据第三实施例的半导体器件也可以通过类似于根据第十八实施例的制造方法的方法制造。在制造根据第三实施例的半导体器件的情况下，将附图12中所示的任何金属元素的离子而不是非金属元素注入到多晶硅中。例如，在用铒(Er)作为添加元素的情况下，在大约50keV的加速电压下将铒的离子注入到多晶硅中。其它的步骤与附图31A至31C中所示的根据第十八实施例的制造方法的步骤相同。由于在附图12中所示的每种添加元素的原子半径远大于硅或氧的原子半径，因此添加元素偏析在该界面的栅电极侧上提供的第一原子层中而不渗透进栅极绝缘膜。因此，可以容易地获得附图11中所示的根据第三实施例的结构。
虽然上文已经描述了借助于与硅化相关的扫雪效应将添加元素添加到界面中，但是通过在形成了硅化物栅电极之后实施的离子注入也可以添加该添加元素。在这种情况下，在离子注入之后在大约300℃至500℃下实施热处理，以使杂质在电极和栅极绝缘膜之间的界面上热扩散。附图38所示为在通过离子注入将As嵌入到界面中的情况下在该界面附近中的As的深度分布的曲线图。以下面的方式实施对As的深度分布的分析。通过湿处理清除MOS结构的Si衬底，然后从栅极绝缘膜侧在大约350eV的较低的加速电压下实施SIMS(二次离子质谱)分析。通常，从电极表面侧实施SIMS分析，但存在问题，比如构成电极的元素的撞击(knocking)和通过离子辐射分析的表面的粗糙度。然而，通过从栅极绝缘膜侧实施SIMS分析，可以抑制这种问题，由此改善了该界面附近的深度分辨率。因此，可以精确地界定界面。注意，硅化物和SiO2之间的界面通过在SIMS分析中通常用于确定界面的方法界定。即，硅化物和SiO2之间的界面基于电极的主要成分(在本实施例中为Ni)的计数值是在电极中的计数值的一半的深度确定。
如XPS分析的情况一样，附图38也表示As主要分布在Ni电极中。此外，在通过在形成硅化物之后实施离子注入将As嵌入到硅化物和SiO2之间的界面的情况下，与借助于与硅化相关的扫雪效应将As嵌入到该界面中的情况相比，在界面上的As分布更陡峭。这表示杂质已经更加有效地嵌入到该界面中。这其中的原因如下。在形成了硅化物之后嵌入As的情况下，As沿着硅化物的晶界以及硅化物和栅极绝缘膜之间的界面扩散，结果As偏析在该界面上。元素沿着该界面和晶界的扩散速度比该元素在块体中的扩散速度大一个或多个数量级，因此即使在热处理的温度相对较低时，也可以将杂质有效地嵌入到该界面中。
在第十八实施例中，由于用硅化镍作为栅电极，因此栅电极不能耐受用于激活源极/漏极区14的杂质的热处理。因此，在源极/漏极区14上形成接触电极16的同时，完全硅化了多晶硅，以实现具有金属栅电极的栅极结构。在用能够耐受用于激活杂质的热处理的金属材料或金属化合物材料作栅电极的情况下，该金属材料或金属化合物材料的膜，而不是如附图31A所示的多晶硅膜，通过CVD或PVD而被形成在绝缘膜上。此后，将要添加到该界面的元素的离子注入到金属电极，然后通过在400℃至1,000℃下实施热处理扩散到栅电极界面。在这种情况下，也使在该电极中包含的杂质的浓度为10原子％或更小以保持电极的真空功函数恒定。
(第十九实施例)
下面，参考附图32A至32D描述根据本发明的第十九实施例的制造半导体器件的方法。根据第十九实施例的制造方法是制造附图13所示的根据第四实施例的半导体器件的方法，并包括如下步骤。
首先，如附图32A所示，在p-型硅衬底2的表面上形成热氧化的硅膜4。此后，通过使用Er-03或SYM-ER01作为材料的旋涂，将Er2O3的一个分子层吸附在热氧化硅的膜4的表面上，然后通过热处理烘焙以形成由Er2O3制成的层21a。
然后，如附图32B所示，通过CVD将多晶硅膜54淀积在层21a上以便具有50纳米的厚度。然后，通过结合使用光刻和各向异性蚀刻对多晶硅膜54、层21a和热氧化的硅膜4进行构图。
接着，实施砷的离子注入以形成延伸层12。然后，通过使用绝缘材料(例如氮化硅)将栅极侧壁10形成在多晶硅膜54的侧面上。此后，实施砷(As)的离子注入以形成源极/漏极区14(参见附图32C)。
接着，通过溅射形成镍(Ni)膜以便具有能够完全硅化多晶硅膜54的厚度，然后在大约400℃下实施热处理以完全硅化多晶硅膜54。结果，形成了栅电极8。在多晶硅膜的硅化的过程中，硅化镍也被形成在源极/漏极区14上以提供将晶体管连接到上部布线的接触电极16。这样，获得了附图13中所示的根据第四实施例的n-型MIS晶体管(参见附图32D)。
通过使用与根据第十七实施例至第十九实施例的制造方法中的任何一种制造方法基本相同的制造方法，以及通过使用根据第十七实施例至第十九实施例中两个或更多个的组合的制造方法，也可以通过仅改变添加元素、栅电极材料和绝缘膜材料，而容易地制造除了第一和第四实施例之外的上述实施例的半导体器件。
(第二十实施例)
附图33所示为根据本发明的第二十实施例的半导体器件的透视图。
在根据第二十实施例的半导体器件中，埋入的氧化膜62被提供在p-型硅衬底60上。通过将氧化硅淀积在p-型硅衬底60上形成该埋入的氧化膜62。在埋入的氧化膜62上，提供了各自包括晶体管的沟道区和源极/漏极区的鳍片(Fin)结构。N-型MIS晶体管的鳍片结构具有p-型硅层64和SiN层66的叠层结构。另一方面，p-型MIS晶体管的鳍片结构具有n-型硅层65和SiN层66的叠层结构。可替换地，鳍片结构可以具有单层硅结构或者硅层和由除了SiN之外的材料制成的绝缘层的叠层结构。
提供由硅化镍制成的栅电极68以便与鳍片结构交叉。在栅电极68和构成鳍片结构的硅层64之间的接触界面上，提供由氧化硅膜形成的栅极绝缘膜70。在栅电极68和构成鳍片结构的硅层65之间的接触界面上，还提供由氧化硅膜形成的栅极绝缘膜70。具有上文所描述的这种结构的每个MIS晶体管是所谓的“双栅极MIS晶体管”，这种晶体管在构成鳍片结构的硅层64或65的两侧面中具有沟道区。在用单层硅作为鳍片结构的情况下，鳍片结构的上表面也提供了沟道区，因此可以获得三栅极的MIS晶体管。
在n-型MIS晶体管的栅电极68和构成鳍片结构的硅层64之间的界面上，在硅化镍电极侧上提供了包含氮(N)的层72，氮(N)面密度大于等于1×1013cm-2且小于等于一个原子层。另一方面，在p-型MIS晶体管的栅电极68和构成鳍片结构的硅层65之间的界面上，在硅化镍电极侧上提供了包含铒(Er)的层74，铒的面密度大于等于1×1013cm-2且小于等于一个原子层。
在p-型硅层64上，作为n-型高浓度杂质区提供源极/漏极区76以便将沟道区夹在中间。在n-型硅层65上，作为p-型高浓度杂质区提供源极/漏极区78以便将沟道区夹在中间。
在根据本实施例的这种三维元器件中，在高度方向上非常难以实现杂质浓度的均匀性。因此，如在附图16中所示的根据第五实施例的半导体器件的情况一样，可替换地，可以运用肖特基源极/漏极结构。
根据第二十实施例的半导体器件是在附图24中所示的栅电极界面结构应用到鳍片型晶体管的实例。即，根据第一至十九实施例的每个栅电极界面结构不仅可以应用到平面型晶体管，而且还可以应用到三维晶体管。在三维晶体管的情况下，与二维平面晶体管的情况相比，非常难以形成栅电极界面结构。此外，用于不同的导电型的栅电极的不同的金属材料的使用不仅导致成本增加，而且从技术的观点看，还使得非常难以制造栅电极。然而，根据本实施例，仅仅通过将元素添加到该界面，可以使晶体管具有最佳的工作阈值电压。因此，通过本实施例获得的这种效果非常显著。此外，根据第二十实施例的半导体器件可以通过优化平面半导体器件的制造方法而获得的方法制造。
在第二十实施例中，使用具有鳍片结构的双栅MIS晶体管，但是可替换地，也可以使用平面型双栅极CMIS晶体管、垂直双栅极CMIS晶体管或其它的三维元器件。
在第一至第二十实施例的每个实施例中，硅(Si)被用于沟道区，但是可替换地，迁移率比硅(Si)或具有SOI(绝缘体上的硅)结构的硅层更高的SiGe、锗(Ge)或发生应变的硅(Si)都可以使用。
如上文已经描述，根据本发明的每个实施例，可以控制栅电极的有效功函数以使晶体管具有最大的工作阈值电压。
注意，在不脱离本发明的精神的前提下可以对本发明进行各种修改。
本领域普通技术人员容易认识到其它的优点和改型。因此，从广义上讲，本发明并不限于在此所示出并描述的具体细节和有代表性的实施例。因此，在不脱离由所附权利要求及其等同物所限定的一般发明原理的精神或范围的前提下，可以做出各种改型。

Claims (35)

1.一种半导体器件包括：
半导体衬底；
在半导体衬底上提供的栅极绝缘膜；
在栅极绝缘膜上提供的栅电极；
在栅电极两侧的半导体衬底中提供的源极/漏极区；和
在栅电极和栅极绝缘膜之间的界面处提供的层，该层包含具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。
2.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于1.9的鲍林电负性。
3.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于1.9的鲍林电负性。
4.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于构成栅电极的元素的鲍林电负性的鲍林电负性。
5.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于构成栅电极的元素的鲍林电负性的鲍林电负性。
6.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于构成栅极绝缘膜的元素的鲍林电负性的鲍林电负性。
7.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于构成栅极绝缘膜的元素的鲍林电负性的鲍林电负性。
8.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素是从如下元素组成的组中选择的至少一种元素：B，Sb，P，AS，C，N，Cl，F，Sn，Pb，Bi，Ge和Xe。
9.根据权利要求1所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素是从如下元素组成的组中选择的至少一种元素：In，Al，Y，Dy，Er，Cs，Sr，Ba和Rb。
10.根据权利要求1所述的半导体器件，其中在栅电极和栅极绝缘膜之间的界面处，具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素的最大面密度大于等于1×1013cm-2但小于等于1×1015cm-2。
11.一种半导体器件，包括：
半导体衬底；
在半导体衬底上提供的栅极绝缘膜；
在栅极绝缘膜上提供的栅电极；
在栅电极两侧的半导体衬底中提供的源极/漏极区；和
在栅电极和栅极绝缘膜之间的界面的栅电极侧至少作为第一原子层提供的层，该层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。
12.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素键合到在栅极绝缘膜中包含的氧或氮。
13.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于1.9的鲍林电负性。
14.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于1.9的鲍林电负性。
15.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于构成栅电极的元素的鲍林电负性的鲍林电负性。
16.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于构成栅电极的元素的鲍林电负性的鲍林电负性。
17.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于构成栅极绝缘膜的元素的鲍林电负性的鲍林电负性。
18.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于构成栅极绝缘膜的元素的鲍林电负性的鲍林电负性。
19.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素是从如下元素组成的组中选择的至少一种元素：B，Sb，P，AS，C，N，Cl，F，Sn，Pb，Bi，Ge和Xe。
20.根据权利要求11所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素是从如下元素组成的组中选择的至少一种元素：In，Al，Y，Dy，Er，Cs，Sr，Ba和Rb。
21.根据权利要求11所述的半导体器件，其中在栅电极和栅极绝缘膜之间的界面处，具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素的最大面密度大于等于1×1013cm-2但小于等于1×1015cm-2。
22.一种半导体器件，包括：
半导体衬底；
在半导体衬底上提供的栅极绝缘膜；
在栅极绝缘膜上提供的栅电极；
在栅电极两侧的半导体衬底中提供的源极/漏极区；和
在栅电极和栅极绝缘膜之间的界面的栅极绝缘膜侧作为第二或更深的原子层提供的层，该层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素，并且该元素通过氧原子键合到栅电极包括的元素。
23.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素键合到在栅极绝缘膜中包含的氧或氮。
24.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于1.9的鲍林电负性。
25.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于1.9的鲍林电负性。
26.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于构成栅电极的元素的鲍林电负性的鲍林电负性。
27.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于构成栅电极的元素的鲍林电负性的鲍林电负性。
28.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有大于构成栅极绝缘膜的元素的鲍林电负性的鲍林电负性。
29.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素具有小于构成栅极绝缘膜的元素的鲍林电负性的鲍林电负性。
30.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素是从如下元素组成的组中选择的至少一种元素：B，Sb，P，AS，C，N，Cl，F，Sn，Pb，Bi，Ge和Xe。
31.根据权利要求22所述的半导体器件，其中，所述具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素是从如下元素组成的组中选择的至少一种元素：In，Al，Y，Dy，Er，Cs，Sr，Ba和Rb。
32.根据权利要求22所述的半导体器件，其中在栅电极和栅极绝缘膜之间的界面处，具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素的最大面密度大于等于1×1013cm-2但小于等于1×1015cm-2。
33.一种半导体器件，包括：
半导体衬底；
在半导体衬底上提供的栅极绝缘膜；
在栅极绝缘膜上提供的栅电极；
在栅电极两侧的半导体衬底中提供的源极/漏极区；
在栅电极和栅极绝缘膜之间的界面的栅电极侧至少作为第一原子层提供的第一层，该第一层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的第一元素；和
在栅电极和栅极绝缘膜之间的界面的栅极绝缘膜侧作为第二或更深的原子层提供的第二层，该第二层包括具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的第二元素，并且该第二元素通过氧原子键合到栅电极包括的元素。
34.根据权利要求33所述的半导体器件，其中在栅电极和栅极绝缘膜之间的界面处，每个第一和第二元素的最大面密度大于等于1×1013cm-2但小于等于1×1015cm-2。
35.一种半导体器件，包括：
在衬底上形成的绝缘层上提供的凸型半导体层；
被提供为跨在半导体层上并与其交叉的栅电极；
在半导体层和栅电极之间的交叉区域处提供的栅极绝缘膜；
在栅电极两侧的半导体衬底中提供的源极/漏极区；和
在栅电极和栅极绝缘膜之间的界面处提供的层，该层包含具有与构成栅电极和栅极绝缘膜的元素的电负性不同的电负性的元素。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101651120A (zh) * 2008-08-13 2010-02-17 株式会社瑞萨科技 半导体器件的制造方法和半导体器件
CN101593686B (zh) * 2008-05-30 2011-10-05 中芯国际集成电路制造(北京)有限公司 金属栅极形成方法
CN102856377A (zh) * 2011-06-30 2013-01-02 中国科学院微电子研究所 n型半导体器件及其制造方法
CN103700630A (zh) * 2007-10-24 2014-04-02 台湾积体电路制造股份有限公司 双功函数半导体装置及其制造方法
CN105489556A (zh) * 2014-10-13 2016-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390708B2 (en) * 2006-10-23 2008-06-24 Interuniversitair Microelektronica Centrum (Imec) Vzw Patterning of doped poly-silicon gates
JP5228355B2 (ja) * 2007-03-30 2013-07-03 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5288907B2 (ja) 2008-06-27 2013-09-11 株式会社東芝 半導体装置とその製造方法
US7790535B2 (en) * 2008-09-16 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Depletion-free MOS using atomic-layer doping
JP5336814B2 (ja) * 2008-10-27 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7943460B2 (en) * 2009-04-20 2011-05-17 International Business Machines Corporation High-K metal gate CMOS
JP5285519B2 (ja) * 2009-07-01 2013-09-11 パナソニック株式会社 半導体装置及びその製造方法
JP5608350B2 (ja) * 2009-09-29 2014-10-15 東京エレクトロン株式会社 選択的なシリサイドの形成方法及び半導体装置
US8399344B2 (en) * 2009-10-07 2013-03-19 Asm International N.V. Method for adjusting the threshold voltage of a gate stack of a PMOS device
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
KR101986144B1 (ko) * 2012-12-28 2019-06-05 에스케이하이닉스 주식회사 고유전층과 금속게이트를 갖는 반도체장치 및 그 제조 방법
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN113497043B (zh) * 2020-04-08 2023-12-12 长鑫存储技术有限公司 反熔丝单元
US20230163191A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Forming the Same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373112B1 (en) * 1999-12-02 2002-04-16 Intel Corporation Polysilicon-germanium MOSFET gate electrodes
US6444513B1 (en) * 2001-03-19 2002-09-03 Advanced Micro Devices, Inc. Metal gate stack with etch stop layer having implanted metal species
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
CN1476093A (zh) * 2002-08-15 2004-02-18 联华电子股份有限公司 双功函数互补金氧半导体晶体管及其制法
JP2004152995A (ja) * 2002-10-30 2004-05-27 Toshiba Corp 半導体装置の製造方法
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US6890807B2 (en) * 2003-05-06 2005-05-10 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7030430B2 (en) * 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
US20050258491A1 (en) * 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
JP2006216897A (ja) * 2005-02-07 2006-08-17 Toshiba Corp 半導体装置及びその製造方法
EP1863097A1 (en) * 2006-05-29 2007-12-05 Interuniversitair Microelektronica Centrum ( Imec) Method for modulating the effective work function

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700630A (zh) * 2007-10-24 2014-04-02 台湾积体电路制造股份有限公司 双功函数半导体装置及其制造方法
CN101593686B (zh) * 2008-05-30 2011-10-05 中芯国际集成电路制造(北京)有限公司 金属栅极形成方法
CN101651120A (zh) * 2008-08-13 2010-02-17 株式会社瑞萨科技 半导体器件的制造方法和半导体器件
CN101651120B (zh) * 2008-08-13 2013-10-02 瑞萨电子株式会社 半导体器件的制造方法和半导体器件
CN102856377A (zh) * 2011-06-30 2013-01-02 中国科学院微电子研究所 n型半导体器件及其制造方法
CN102856377B (zh) * 2011-06-30 2015-11-25 中国科学院微电子研究所 n型半导体器件及其制造方法
CN105489556A (zh) * 2014-10-13 2016-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105489556B (zh) * 2014-10-13 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

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