CN1909232A - 半导体集成电路 - Google Patents
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Abstract
提供一种半导体集成电路，包括：第1极性(P)的第1基板(PWELL1)，其被赋予第1基板电位(VBN1)；第1极性(P)的第2基板(PWELL2)，其被赋予与第1基板电位(VBN1)不同的第2基板电位(VBN2)和与第1极性(P)不同的第2极性(N)的第3基板(NWELL)，第1基板(PWELL1)与形成于该基板(PWELL1)上的MOSFET的源极所连接的电源或地分离，第3基板(NWELL)在第1基板(PWELL1)与第2基板(PWELL2)之间与第1及第2基板(PWELL1、PWELL2)相邻配置，在第3基板(NWELL)上形成有电路元件。
Description
技术领域
本发明涉及包括至少以两个同极独立的基板和至少一个异极的基板的半导体集成电路，特别涉及小面积、低耗电化的技术。
背景技术
在半导体集成电路中，有用于控制MOS元件(MOS晶体管)的基板电位的情况。这是由于具有：通过变更MOS元件的基板电位，能够使MOS的阈值及饱和电流特性可变的特点。作为有效利用该特点的例子，例如有设为在半导体集成电路动作时与停止时可变的方法。具体为，有如下的方法，即：在半导体集成电路动作时，设MOS的基板电位与源极电位差为0，通过在停止时增大该基板电位与源极电位差，并通过使MOS的阈值提高为比动作时高而降低MOS的亚阈值泄露电流，从而实现低耗电化。而且，为了使由周围温度、内部电压变动、或制造工艺变动引起的MOS特性的偏差保持均匀，从而维持电路性能，存在可变控制基板电位的方法。并且，为了实现上述的MOS的基板控制，提出了一种半导体集成电路的面积效率更加优异的布局方法(参照专利文献1)。
以往，从在上述技术提出的0.5μm工艺到0.3μm工艺世代等中，随着COMS工艺的微细化发展，电源电压、MOS的阈值电压也遵从工艺的理想的比例法则(scaling law)。但是，在最近的0.13μm工艺到90nm工艺世代中，电源电压、MOS的阈值电压成为并未遵从工艺的理想的比例法则的状况。即，即使工艺缩放，电源电压或阈值电压也保持恒定。
作为该理由之一，可例举构成半导体集成电路的特定的电路的稳定性较差的状况。在具有输入信号仅连接于一方的极性的MOS的电路结构的动态电路或多米诺电路等中，输入信号的电压噪声容限等于MOS的阈值。换而言之，若将阈值与工艺一起缩放，则输入噪声容限将降低。例如，在90nmCOMS中，其噪声容限在常温(27℃)下约为300mV位，特别是，温度越高阈值越降低，在125℃下为100mV位，若考虑半导体集成电路的电源电压变动(约100mV以上)，则在无噪声容限的状态下，成为无论何时发生误动作都不奇怪的状况。最近提出了一种解决如上述的问题的一个方案。这是通过赋予对应于电路结构的基板电位，使输入噪声容限为与常温下同样的等级，从而维持高速性的方法(参照专利文献2)。在该方案中，需要基板电位不同的同极的基板。在图7中表示上述方案的动态电路图。在图7中，D1、D2是输入数据，CLK是时钟信号，OUT是动态电路的输出。而且，各MOS的基板电压连接于VBN1、VBN2、VBP1，VBN1、VBN2被控制为成为不同的基板电位特性。并且，图8中表示由以往的方案(专利文献1)的布局方法实现图7的动态电路的图。在图8中，各元件构成为包括：NMOS的基板PWELL1、PWELL2、PMOS的基板NWELL、构成各MOS的栅极的多晶硅2、形成各MOS的源极·漏极的S/D扩散层1、对各基板供给电位的翻转扩散层3、将翻转扩散层3·扩散层1·栅极2的每一个与作为最下层金属的第一层金属连接的接点4。对于比第一层金属更上层的金属层，若***于图中则变得复杂，因而省略，通常，这些金属层用于各电路间的输入、输出间的连接，或电源、基板布线。供给基板PWELL1、PWELL2的电位的翻转扩散层3，经由接点4连接于金属层(基板电位供给线PL1X、PL1Y、PL2X、PL2Y)，基板PWELL1、PWELL2的电位独立。从图中可知，由于基板PWELL1、PWELL2之间不能导通，因此需要由基板NWELL1进行分离，若物理配置动态电路则该分离区域(由图8中的虚线包围的区域100)的面积的消耗(overhead)成为课题。
非专利文献1：T.Kuroda et.al.，“A High-Speed Low-Power 0.3μm CMOSGate Array with Variable Threshold Voltage Scheme，”IEEE Custom IntegratedCircuit Conference 1996 PP.53-56
非专利文献2：M.Sumita et.al.，“Mixed Body-Bias Techniques with fixedVt and lds Generation Circuits，”ISSCC Dig.Tech.Papers，pp.158-159，Feb.2004.
专利文献1：日本专利第3212915号公报
发明内容
本发明是为了解决上述的半导体集成电路的布局的面积消耗的课题而做出的发明，目的在于提供一种面积更小且电路特性不劣化的半导体集成电路。
本发明的半导体集成电路，包括：被赋予第1基板电位的第1极性的第1基板；被赋予与所述第1基板电位不同的第2基板电位的第1极性的第2基板；和与所述第1极性不同的第2极性的第3基板，所述第1基板与形成于该基板上的MOSFET的源极所连接的电源或地分离，所述第3基板在所述第1基板与所述第2基板之间与所述第1及第2基板相邻配置，在所述第3基板上形成有电路元件。
而且，所述电路元件可以是MOSFET。
并且，所述电路元件可以是高电阻负载元件。
进而，所述高电阻负载元件可以由多晶硅或扩散层形成。
更进一步，所述第2基板可以与形成于该基板上的MOSFET的源极所连接的电源或地分离。
而且，所述第3基板可以与形成于该基板上的MOSFET的源极所连接的电源或地分离。
并且，在所述第1～第3基板可分别存在MOSFET，并可由所述第1～第3基板形成一个单元。
进而，所述第1及第2基板电位可以由基板生成电路供给。
更进一步，形成于所述第1基板上的MOSFET的阈值可以与形成于所述第2基板上的MOSFET的阈值不同。
而且，形成于所述第1基板上的MOSFET的栅极氧化膜厚可以与形成于所述第2基板上的MOSFET的栅极氧化膜厚不同。
并且，形成于所述第1基板上的MOSFET的栅极氧化膜的原材料可以与形成于所述第2基板上的MOSFET的栅极氧化膜的原材料不同。
进而，还包括用于供给所述第1基板电位的基板电位供给线，所述基板电位供给线在所述第1基板上，可沿所述第1基板的长轴方向并列延伸。
更进一步，还包括用于供给所述第2基板电位的基板电位供给线，所述基板电位供给线在所述第2基板上，可沿所述第2基板的长轴方向并列延伸。
而且，还包括用于供给所述第1基板电位的基板电位供给线，所述基板电位供给线在所述第1基板上，可沿所述第1基板的短轴方向并列延伸。
并且，还包括用于供给所述第2基板电位的基板电位供给线，所述基板电位供给线在所述第2基板上，可沿所述第2基板的短轴方向并列延伸。
进而，形成于所述第1基板上的MOSFET的源极所连接的电源或地线、可与形成于所述第2基板上的MOSFET的源极所连接的电源或地线不同。
更进一步，用于对所述第3基板供给基板电位的翻转扩散层设置在所述第3基板上，所述翻转扩散层可设置于所述第1基板的附近或所述第2基板的附近。
而且，所述翻转扩散层可设置在所述第1基板与所述第2基板中被赋予的基板电位较高一方的基板的附近。
并且，在所述第1及第2基板的任一方形成有第1MOSFET，所述第1MOSFET的栅极及漏极可连接于所述一方的基板。
进而，所述第1MOSFET可形成于所述第1基板与所述第2基板中被赋予的基板电位较高一方的基板上。
更进一步，还包括包围所述第2基板的周围的第4基板，所述第4基板可连接于地线。
而且，还包括时钟信号线、数据输入信号线、第1及第2信号线，所述第3基板上的MOSFET响应来自所述时钟信号线的时钟信号，预充电所述第1信号线，所述第1基板上的MOSFET响应来自所述数据输入信号线的数据输入信号，放电所述第1信号线，所述第2基板上的MOSFET响应所述第1信号线的输出，放电所述第2信号线。
并且，在所述第2基板上形成有放电信号线的两级以上的串联连接的MOSFET，用于对所述第3基板供给基板电位的基板电位供给线或翻转扩散层，可比所述第2基板以外的第1极性的基板靠近所述第2基板。
进而，在所述第1基板上形成有响应时钟信号来放电第1信号线的MOSFET，在所述第2基板上可形成有放电第2信号线的两级以上的串联连接的MOSFET。
更进一步，在所述第1极性的所述第1及第2基板中的任一个上，形成有响应时钟信号来放电信号线的MOSFET，形成有该MOSFET的基板的电位可具有负的温度依赖性。
而且，还包括由CMOS构成的NAND电路及NOR电路，构成所述NOR电路的NMOS形成于所述第1基板上，构成所述NAND电路的NMOS可形成于所述第2基板上。
并且，并联连接有NMOS的电路形成于所述第1基板上，串联连接有NMOS的电路可形成于所述第2基板上。
通过如上述那样的结构，若在以往，是在第1极性的两个基板之间***第2极性的基板的结构，但由于不需要，因而可降低面积消耗。由此，能够形成更小面积，从而可实现高性能且小面积的半导体集成电路。
附图说明
图1是表示本发明的实施方式1的半导体集成电路的基本结构的布局图；
图2是表示寄生双极结构的电路图；
图3是表示本发明的实施方式2的半导体集成电路的基本结构的布局图；
图4是表示本发明的实施方式3的半导体集成电路的基本结构的布局图；
图5是图4所示的半导体集成电路的剖面图；
图6是用于说明图4所示的半导体集成电路的效果的图；
图7是表示动态电路的结构的图；
图8是以往的布局图。
图中：PWELL1～3-NMOS基板，NWELL1～3-PMOS基板，1-S/D扩散层，2-多晶硅，3-翻转扩散层，4-接点。
具体实施方式
以下，基于附图对本发明的实施方式进行详细地说明。
(实施方式1)
本发明的实施方式1是对动态电路中的MOS晶体管供给最佳的基板电位的半导体集成电路的配置例。
图1是物理配置构成图7动态电路的元件的布局图。
在图1中，各元件构成为包括：NMOS的基板PWELL1、PWELL2；PMOS的基板NWELL1；构成各MOS的栅极的多晶硅2；形成各MOS的源极·漏极的S/D扩散层1；对各基板供给电位的翻转扩散层3；连接各翻转扩散层3·扩散层1·栅极2、与作为最下层金属的第一层金属的接点4。对于比第一层金属更上层的金属层，若***于图中则变得复杂，因而省略，通常，这些金属层用于各电路间的输入、输出间的连接，或电源、基板布线。
供给基板PWELL1、PWELL2的基板电位VBN1、VBN2的翻转扩散层3，经由接点4连接于金属层(基板电位供给线PL1X、PL1Y、PL2X、PL2Y)，基板PWELL1、PWELL2的电位是独立的。另外，PWELL1、PWELL2的基板电位VBN1、VBN2由基板生成电路(未图示)供给。动态电路的输入部的NMOS配置于PWELL2上，动态电路的输出部NMOS配置于PWELL1上。而且，PMOS的基板NWELL1配置在PWELL1、PWELL2之间。在图1的结构中，由配置在Y方向上的基板PWELL2、NWELL1、PWELL1构成一个动态电路的单元，该单元在X方向上重复(在图1中为3个)配置。作为现有例中的课题、即分离区域(由图8中的虚线包围的区域100)的面积消耗通过如上述的结构而成为0。因此，可实现小面积化。
而且，以往，PWELL1、PWELL2的基板电位供给线在横向上并排排列两根(图8的基板电位供给线PL1X、PL2X)，根据图1的结构，在各阱间用一根便可应对(对PWELL1为基板电位供给线PL1X，对PWELL2为基板电位供给线PL2X)，因此将行方向上(图1的X方向)的布局在纵向(图1的Y方向)上重复配置时，还可解决该面积消耗，进一步实现小面积。
并且，以往，基板电位供给线在纵向(Y方向)上排列时(图8的基板电位供给线PL1Y、PL2Y)，由于分别供给到PWELL1、PWELL2，因此还存在纵线(Y方向的线)的消耗。但是，通过图1的布局，由于横向(X方向)的相同线上的基板PWELL是相同电位(图1的X方向的线1上的PWELL1的电位为VBN1、线2上的PWELL2的电位为VBN2)，且由于甚至基板电位的供给点，在横向(X方向)的相同线上的基板PWELL中即使是一处也可以，因此还可解决纵线(Y方向的线)的消耗。因此可实现小面积。
此处，对PWELL1、PWELL2的基板电位VBN1、VBN2进行更进一步详述。如现有例中所述，为了使动态电路的噪声容限为恒定，只要赋予使MOS的阈值恒定的基板电位即可。若将该基板电位特性与温度相关联来考虑，则显示负的温度依赖性。相对而言，逆变器等的MOS只要被赋予使饱和电流恒定的基板电位即可。若将该基板电位特性与温度相关联来考虑，则其坡度具有比阈值恒定更缓的特性，或表现正的温度依赖性。换而言之，饱和电流恒定的基板电位，在高温时基板电位高。
该高温时饱和电流恒定的基板电位高于MOS的源极电位时，存在由如图2所示的寄生双极引起闭锁(latchup)的可能性。为了防止闭锁，并为了降低PNP双极的基极的寄生电阻，希望使NWELL1上的翻转扩散层3更靠近PWELL1、PWELL2中的基板电位较高的一方。以下，对VBN1＜VBN2的情况进行说明。该情况下，希望使NWELL1上的翻转扩散层3更接近PWELL2。换而言之，因为由PWELL1、NWELL1之间的寄生双极引起的闭锁可能性非常低，从而为了进一步提高布局的面积效率，设置于NWELL1上的翻转扩散层3仅在基板PWELL2、NWELL1之间为好。
进而，为了防止闭锁，使用图2所示的保护电路22时也同样，为了更进一步提高布局的面积效率，设置保护电路22仅在PWELL2、NWELL1之间为好。
另外，并非如图1的动态电路，即使代替PMOS，在NWELL上由高电阻的元件形成的电路也可发挥同样的效果。高电阻元件由多晶硅2或扩散层1实现。
而且，在形成PWELL1上所形成的MOS与PWELL2上所形成的MOS的栅极氧化膜压或栅极氧化膜的原材料不同时，选择串联级数多的结构，换而言之，形成于PWELL2上的MOS选择栅极电流泄漏大的MOS。并且，在形成于PWELL1上的MOS与形成于PWELL2上的MOS的阈值不同时，选择串联级数多的结构，换而言之，形成于PWELL2上的MOS选择漏极电流泄漏大的MOS(阈值低)。这样，可降低MOS的泄漏，可实现进一步低耗电化。
进而，通过分别控制PWELL1的MOS与PWELL2的MOS的供给电位(例如，如图2所示，分别将PWELL1的MOS的供给电位控制为VSS1、将PWELL2的MOS的供给电位控制为VSS2)，可进一步实现低耗电化。该情况下，以往，在横向(X方向)上配置进行电位供给的线时，供给线仅由非常细的线宽实现，但本布局中，可以足够的线宽来供给电位，从而可防止由寄生电阻引起的电压下降。
(实施方式2)
在实施方式1中，对重复配置动态电路的情况进行了叙述，但在本实施方式中，对与其它的逻辑电路混装的情况进行说明。图3是本实施方式2的基本结构的布局结构。图3的结构是在动态电路的右侧横向排列2输入NAND，在左侧横向排列2输入NOR的情况。当NMOS的串联级数多时，配置在PWELL2上，当NMOS的串联级数少时，配置在PWELL1上。若串联级数多，则根据DIBL(Drain Induced Barrier Lowering)效果，与无MOS串联级数时比较，在两个串联时，漏极漏电流约为25％，三个串联时，约为10％。这与饱和电流不同(饱和电流的情况下，两个串联时为50％，三个串联时为33％)，可实现飞跃性的降低泄漏效果。换而言之，为了提高MOS的饱和电流，即使将串联级数多的PWELL2的基板电位VBN2设为比PWELL1的基板电位VBN1更高，漏电流与如以往那样一味地变化基板电位的情况相比也不会增加那么多。换而言之，PWELL2的MOS由于以赋予提高饱和电流的基板电位为前提，设定MOS的晶体管宽度以及晶体管长度，从而可削减面积。例如，将PWELL2的基板电位施加为0.4V时，若晶体管的饱和电流提高1.5倍，则晶体管宽度可由以往的66％实现。
(实施方式3)
图4是实施方式3的半导体集成电路的布局结构，图5是其剖面图。图4的结构中，在图1所示的半导体集成电路的物理配置的横向上存在通常的COMS电路，由NWELL2包围图1的半导体集成电路，使NWELL2接地。这样，通过将基板NWELL2配置在NWELL1与NWELL3之间，能够防止闭锁。
例如，无NWELL2时，如图6(a)所示，从P基板到深NWELL与NWELL3之间的点A的电位本来应该是0V，但通过高电阻例如上升至1.1V时，从NWELL3向深NWELL流动电流Ic1。由此，NWELL1的电压上升。
对此，如图4所示那样设置有NWELL2时，如图6(b)所示，电流Ic1从NWELL3向深NWELL的流动被降低。从NWELL3向NWELL2流动电流Ic3，从深NWELL向NWELL2流动微少电流Ic2。由此，NWELL1的电压不会上升，保持稳定的NWELL1的电位，从而MOS的动作稳定。
另外，由PWELL而非NWELL来包围图1的半导体集成电路，并使该PWELL以VSS接地时，也可获得同样的效果。点A与P基板间不易成为高电阻，这是由于点A的电位在0V附近。
本发明的半导体集成电路在实现高性能且低消耗、小面积低耗电的半导体的芯片中非常有用，在由今后的电池等供电的芯片组中能够确保长时间的电池寿命，能够削减面积，可对芯片组供给更低廉且高性能的半导体芯片。
Claims (27)
1.一种半导体集成电路，包括：
被赋予第1基板电位的第1极性的第1基板；
被赋予与所述第1基板电位不同的第2基板电位的所述第1极性的第2基板；和
与所述第1极性不同的第2极性的第3基板，
所述第1基板与形成于该基板上的MOSFET的源极所连接的电源或地分离，
所述第3基板在所述第1基板与所述第2基板之间与所述第1及第2基板相邻配置，
在所述第3基板上形成有电路元件。
2.根据权利要求1所述的半导体集成电路，其特征在于，
所述电路元件是MOSFET。
3.根据权利要求1所述的半导体集成电路，其特征在于，
所述电路元件是高电阻负载元件。
4.根据权利要求3所述的半导体集成电路，其特征在于，
所述高电阻负载元件由多晶硅或扩散层形成。
5.根据权利要求1所述的半导体集成电路，其特征在于，
所述第2基板与形成于该基板上的MOSFET的源极所连接的电源或地分离。
6.根据权利要求1所述的半导体集成电路，其特征在于，
所述第3基板与形成于该基板上的MOSFET的源极所连接的电源或地分离。
7.根据权利要求1所述的半导体集成电路，其特征在于，
在所述第1～第3基板上分别存在MOSFET，由所述第1～第3基板形成一个单元。
8.根据权利要求1所述的半导体集成电路，其特征在于，
所述第1及第2基板电位由基板生成电路供给。
9.根据权利要求1所述的半导体集成电路，其特征在于，
形成于所述第1基板上的MOSFET的阈值与形成于所述第2基板上的MOSFET的阈值不同。
10.根据权利要求1所述的半导体集成电路，其特征在于，
形成于所述第1基板上的MOSFET的栅极氧化膜厚与形成于所述第2基板上的MOSFET的栅极氧化膜厚不同。
11.根据权利要求1所述的半导体集成电路，其特征在于，
形成于所述第1基板上的MOSFET的栅极氧化膜的原材料与形成于所述第2基板上的MOSFET的栅极氧化膜的原材料不同。
12.根据权利要求1所述的半导体集成电路，其特征在于，
还包括用于供给所述第1基板电位的基板电位供给线，
所述基板电位供给线在所述第1基板上，沿所述第1基板的长轴方向并列延伸。
13.根据权利要求1所述的半导体集成电路，其特征在于，
还包括用于供给所述第2基板电位的基板电位供给线，
所述基板电位供给线在所述第2基板上，沿所述第2基板的长轴方向并列延伸。
14.根据权利要求1所述的半导体集成电路，其特征在于，
还包括用于供给所述第1基板电位的基板电位供给线，
所述基板电位供给线在所述第1基板上，沿所述第1基板的短轴方向并列延伸。
15.根据权利要求1所述的半导体集成电路，其特征在于，
还包括用于供给所述第2基板电位的基板电位供给线，
所述基板电位供给线在所述第2基板上，沿所述第2基板的短轴方向并列延伸。
16.根据权利要求1所述的半导体集成电路，其特征在于，
形成于所述第1基板上的MOSFET的源极所连接的电源或地线、与形成于所述第2基板上的MOSFET的源极所连接的电源或地线不同。
17.根据权利要求1所述的半导体集成电路，其特征在于，
用于对所述第3基板供给基板电位的翻转扩散层设置在所述第3基板上，
所述翻转扩散层设置在所述第1基板的附近或所述第2基板的附近。
18.根据权利要求17所述的半导体集成电路，其特征在于，
所述翻转扩散层设置在所述第1基板与所述第2基板中被赋予的基板电位较高一方的基板的附近。
19.根据权利要求1所述的半导体集成电路，其特征在于，
在所述第1及第2基板的任一方形成有第1MOSFET，所述第1MOSFET的栅极及漏极连接于所述一方的基板。
20.根据权利要求19所述的半导体集成电路，其特征在于，
所述第1MOSFET形成于所述第1基板与所述第2基板中被赋予的基板电位较高一方的基板上。
21.根据权利要求1所述的半导体集成电路，其特征在于，
还包括包围所述第2基板的周围的第4基板，
所述第4基板连接于地线。
22.根据权利要求7所述的半导体集成电路，其特征在于，
还包括时钟信号线、数据输入信号线、第1及第2信号线，
所述第3基板上的MOSFET响应来自所述时钟信号线的时钟信号，预充电所述第1信号线，
所述第1基板上的MOSFET响应来自所述数据输入信号线的数据输入信号，放电所述第1信号线，
所述第2基板上的MOSFET响应所述第1信号线的输出，放电所述第2信号线。
23.根据权利要求1所述的半导体集成电路，其特征在于，
在所述第2基板上形成有放电信号线的两级以上的串联连接的MOSFET，
用于对所述第3基板供给基板电位的基板电位供给线或翻转扩散层，比所述第2基板以外的第1极性的基板靠近所述第2基板。
24.根据权利要求11或12所述的半导体集成电路，其特征在于，
在所述第1基板上形成有响应时钟信号来放电第1信号线的MOSFET，
在所述第2基板上形成有放电第2信号线的两级以上的串联连接的MOSFET。
25.根据权利要求1或11所述的半导体集成电路，其特征在于，
在所述第1极性的所述第1及第2基板中的任一个上，形成有响应时钟信号来放电信号线的MOSFET，形成有该MOSFET的基板的电位具有负的温度依赖性。
26.根据权利要求1所述的半导体集成电路，其特征在于，
还包括由CMOS构成的NAND电路及NOR电路，
构成所述NOR电路的NMOS形成于所述第1基板上，
构成所述NAND电路的NMOS形成于所述第2基板上。
27.根据权利要求1所述的半导体集成电路，其特征在于，
并联连接有NMOS的电路形成于所述第1基板上，
串联连接有NMOS的电路形成于所述第2基板上。
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