CN1906699A - 半导体集成电路器件 - Google Patents

Abstract

在由采用了存储电路(STC)和比较电路(CP)的存储单元构成的存储阵列中，将构成比较电路的多个晶体管中的、栅电极连接在检索线上的晶体管的源电极或漏电极的任一个电极与预充电到高电压的匹配线(HMLr)连接。而且，将匹配线判断电路(MDr)配置在预充电到低电压的匹配线(LMLr)上，根据信息的比较结果辨别在该匹配线内产生的比较信号电压。按照这种存储阵列的结构和动作，可以避免匹配线对内的检索线驱动噪声的影响，并以低功率且高速地进行比较动作。因此，能够实现可以用高速进行检索动作的低功率内容可寻址存储器。

Description

半导体集成电路器件

技术领域

本发明涉及包含对存储在存储节点上的信息和所输入的信息进行比较的内容可寻址存储单元(CAM单元)的半导体集成电路器件，尤其是涉及高密度地集成在刷新三值信息的同时进行存储的三值(ternary)动态CAM单元(TDCAM单元)、并适用于实现低功率且高速的TDCAM阵列的技术的有效技术。

背景技术

例如，在“Records of the 2000 IEEE International Workshop onMemory Technology、Design and Testing，2000、Page(s)：101-105”(以下，称为文献1)中，记载了三值动态内容可寻址存储器(TDCAM)中的TDCAM单元结构。

图21表示文献1的图2所示的单元结构的一例。

该单元，利用混装DRAM(Dynamic Random Access Memory：动态随机存取存储器)技术形成，具有由NMOS(N沟道Metal OxideSemiconductor；N沟道金属氧化物半导体)晶体管T1、T2和电容器C1、C2存储三值信息的存储功能。

另外，还具有由NMOS晶体管T3、T4、T5、T6构成的XNOR(异或非)运算功能，进行存储信息和输入信息的比较。此外，VPLT是输入到电容器C1、C2的一个电极的所谓板电极电压。

首先，说明存储功能。

三值信息，为信息“1”、信息“0”、表示所谓“Don′t care(随意)”状态的信息“X”。如假定高电压为逻辑“1”、低电压为逻辑“0”，则存储节点(N1，N2)的逻辑值当信息“1”时为(1，0)、当信息“0”时为(0，1)、当信息“X”时为(0，0)。

存储信息的刷新通过晶体管T1、T2进行，在该图中省略，但是，利用分别与位线BL1、BL2连接的读出放大器进行读出和重写。

然后，说明XNOR运算功能。

在检索动作中与存储信息进行比较的信息，是通过检索线SL1、SL2输入的三值信息。其内容为信息“1”、信息“0”、进一步还有表示所谓“MASK”状态的信息“X”。

存储信息和输入信息相同时、即一致时，预充电至高电压的匹配线ML和固定在低电压(例如接地电压VSS)的放电线DCL的连接被切断(断开)，因此匹配线被保持在预充电电压。

另外，当存储信息为“Don′t care”状态、或输入信息为“MASK”时，匹配线ML和放电线DCL也被切断，因此，与一致时同样，匹配线被保持在预充电电压。

进一步，当双方的信息不同时，即不一致时，由于串联配置的晶体管T3、T4或晶体管T5、T6中的任一方导通而形成电流路径，因此匹配线ML和放电线DCL短路，从而匹配线ML向接地电压VSS放电。

通过由未图示的匹配线读出放大器辨别由以上的动作引起的匹配线ML的电压变化，来判断比较结果。

图26是将以上的检索动作归纳后的真值表。

美国专利第6343029号(以下，称为文献2)，记述了CAM单元结构的其他例。图22表示文献2的图1的单元结构和阵列结构的主要部分。在该图中，为有助于理解，对与图21作用相同的晶体管分配相同的符号。

该单元由比较电路CCP比较保持在存储电路CST1、CST2内的信息和通过检索线SL1、SL2输入的信息，具有如下所述的2个特征。

第1特征在于，通过采用了平行配置的匹配线ML和公用源极线CSL的电荷分配动作产生与比较结果对应的信号。

第2特征在于，构成比较电路CCP的晶体管的接线与图21的单元不同。即，分别使连接于存储节点N1的晶体管T4与匹配线ML连接、使连接于检索线SL2的晶体管T3与公用源极线CSL连接。

同样地，分别使连接于存储节点N2的晶体管T6与匹配线ML连接、使连接于检索线SL1的晶体管T5与公用源极线CSL连接。此外，比较电路CCP，其单元内的连接不同，但可以进行与图21的单元相同的XNOR运算。

以下，说明检索动作中的电荷分配动作。

首先，在等待状态中，通过使PMOS(P沟道MOS)晶体管THP和NMOS晶体管TL导通，分别将匹配线ML预充电至高电压VPCH，将公用源极线CSL预充电至接地电压VSS。

当检索动作开始时，首先，驱动预充电允许信号PCHB、PCH而使晶体管THP、TL分别为截止状态，并使匹配线ML和公用源极线CSL变为浮动状态。

然后，通过检索线SL1、SL2输入比较信息。此处，当存储信息和比较信息相同时，匹配线ML和公用源极线CSL的连接被切断，因此匹配线ML保持在预充电电压VPCH。

另一方面，当信息不同时，与图21的单元同样地在比较电路CCP内形成电流路径，使匹配线ML和公用源极线CSL短路。因此，贮存在匹配线ML的寄生电容CM内的电荷被分配到公用源极线CSL的寄生电容CC内，因而匹配线ML的电压降低。

最后，通过辨别匹配线ML的电压变化，来判断信息的比较结果。在这种动作中，如果寄生电容CM和寄生电容CC的大小相同，那么短路后的匹配线ML的电压变为预充电电压VPCH和接地电压VSS的中间电压VPCH/2。

因此，在图22的结构中，与如图21的结构所示将公用源极线CSL与接地电压VSS连接的情况相比，匹配线的电压振幅较小，因此，可以抑制匹配线预充电所需的功率。

以上的文献中所述的CAM，是将多个存储信息(以下，称为项目(entry))和比较信息(以下，称为检索关键字)同时进行比较从而判别两者的异同的器件。

因此，要求表检索的高速化的路由器或交换机等通信设备用途中的需求日益高涨。但是，伴随着近年来蓬勃发展的互联网的普及，表的规模急剧增大，因而出现TCAM的大容量化的课题。

本申请的发明者，在本申请之前，对TCAM的大容量化进行了研讨，结果注意到在图21和图22所示的存储单元结构中对高集成化和低功率两个方面的考虑都不够充分。

对第一方面的高集成化，为进一步减小存储单元面积，使电容器立体化并引入采用了自对准工艺的通用DRAM加工技术是有效的。

但是，图21的存储单元，其元件数和信号线数多，难以实现如通用DRAM那样的规整的存储阵列的布局和结构，因而有可能难以引入自对准工艺。

另外，正如在存储节点N1、N2上所看到的那样，在存储单元内部需要在将晶体管的栅电极与源电极或漏电极连接的通用DRAM中不具备的结构，因此无法采用通用DRAM的加工工序和对准性，有可能需要开发新的加工技术。

对第二方面的低功率化，为了抑制匹配线的预充电功率，基于图22中示出的结构的电荷分配动作是有效的。但是，在图22的比较电路CCP的结构中，在采用了极微细加工的通用DRAM中成为问题的布线间的耦合电容所引起的噪声的影响很大，有可能使比较动作所需的时间增加。

图23示出在本申请之前对上述问题进行了详细研究的CAM的单元结构和阵列结构的主要部分。

该图是在图22的存储单元CMC中考虑了耦合电容的等效电路模型，在检索线SL1、SL2和公用源极线CSL之间***有耦合电容CSC1、CSC2，在存储节点N1、N2和匹配线ML之间***有耦合电容CNMC1、CNMC2。

图24和图25示出图23的结构中的检索动作时序的一例。此处，存储单元CMC采用存储电路CST1、CST2，并假定保持着存储信息“1”。

在这种情况下，存储节点的逻辑值为(N1，N2)＝(1，0)，存储节点N1保持在电源电压VDD，存储节点N2保持在接地电压VSS。因此，晶体管T4处于导通状态，晶体管T6处于截止状态。

另外，参考电压VR，是用于辨别匹配线的电压的基准电压。进一步，VSIG是为精确地辨别所需的匹配线电压与参考电压VR的电压差，以下，称为比较信号电压。

开始时，先根据图24说明信息一致时的检索动作时序。

首先，在等待状态中，通过分别将预充电允许信号PREB驱动到接地电压VSS、将预充电允许信号PRE驱动到电源电压VDD，分别使晶体管THP、TL导通，从而分别将匹配线ML驱动到预充电电压VPCH、将公用源极线CSL驱动到接地电压VSS。

当检索动作开始后，通过分别将变为接地电压VSS的预充电允许信号PREB驱动到电源电压VDD、将变为电源电压VDD的预充电允许信号PRE驱动到接地电压VSS，使各晶体管THP、TL变为截止状态，并使匹配线ML和公用源极线CSL变为浮动状态。

接着，通过检索线输入检索关键字。当与存储单元CMC的存储信息进行比较的检索关键字的信息为“1”时，检索线的逻辑值为(SL1，SL2)＝(1，0)，因此变为接地电压VSS的检索线SL1被驱动到电源电压VDD，检索线SL2被保持在接地电压VSS。

此处，由于检索线SL1通过寄生电容CSC1与公用源极线CSL耦合，因此公用源极线CSL的电压随检索线SL1的激活而上升，以下，将这种因检索线电压的变化而引起的电压上升称为检索线驱动噪声。

此外，虽然在图23中省略，但实际的检索关键字是由多位构成的信息，因此将多个存储单元连接于一条检索线并同时驱动多条检索线，从而使检索线驱动噪声叠加。

另外，当在TCAM中输入了信息“X”时，相对应的一对检索线保持在接地电压VSS。因此，图24中示出的检索线驱动噪声VNC的大小，为与检索关键字的数据模式、即检索线的驱动条数对应的值。

另一方面，匹配线ML，分别通过耦合电容CNMC1、CNMC2与存储节点N1、N2耦合，保持有这些存储节点的电压，因此保持在预充电电压VPCH。

然后，通过输入检索关键字，使存储单元CMC11的晶体管T5导通，但使晶体管T6处在截止状态，因此电流不流向比较电路CP的存储节点N2侧。

另外，由于晶体管T3保持在截止状态，也没有电流流向存储节点N1侧。即，存储单元CMC11的比较电路CP处于一致状态。

因此，由于匹配线ML保持在预充电电压VPCH，通过用任一种方法检测出在匹配线ML中产生了相对于参考电压VR为正的比较信号VSIG，由此判断为一致。

接着，根据图25说明检索关键字和项目不同时的检索动作。在使匹配线ML和公用源极线CSL变为浮动状态后，输入检索关键字的动作如上所述。

以下，说明与存储单元CMC的存储信息进行比较的信息为“0”时的检索动作。

在这种情况下，由于检索线的逻辑值为(SL1，SL2)＝(0，1)，使检索线SL1保持在接地电压VSS，与此相反，将变为接地电压VSS的检索线SL2驱动到电源电压VDD。

此处，由于检索线SL2通过寄生电容CSC2与公用源极线CSL耦合，与图24同样地，公用源极线CSL的电压随检索线SL2的激活而上升。

然后，通过输入检索关键字，使存储单元CMC11的晶体管T3导通，因此在比较电路CCP的存储节点N1侧形成电流路径，从而使匹配线ML和公用源极线CSL短路。

即，被驱动到预充电压VPCH的匹配线ML，向中间电压VM放电，并使预充电到接地电压VSS的公用源极线CSL向中间电压VM放电。

因此，匹配线ML的电压下降到参考电压VR以下，通过用任一种方法辨别出产生了相对于参考电压VR为负的比较信号电压-VSIG，由此判断为比较结果不一致。最后，分别将变为电源电压VDD的检索线SL2驱动到接地电压VSS，并将变为电源电压VDD的预充电允许信号PREB驱动到接地电压VSS、将变为接地电压VSS的预充电允许信号PRE驱动到电源电压VDD，分别对匹配线ML、公用源极线CSL进行预充电，从而结束检索动作。

此外，t1是从驱动检索线到产生负的比较信号电压-VSIG的时间，以下称为比较时间。另外，在该图中，为说明最坏条件下的动作时序，示出了与匹配线ML连接的其他的存储单元为一致状态时的匹配线波形。

但是，如果其他的存储单元处于不一致状态，则匹配线ML和公用源极线CSL由在多个存储单元中形成的电流路径而短路，因此显然要比图中示出的波形更早地改变为中间电压VM。

进一步，当耦合电容CSC1、CSC2、CNMC1、CNMC2为大小相同的电容、因而使匹配线ML和公用源极线CSL的负载电容相等时，短路后的电压为VPCH/2。但是，可以很容易理解，根据检索线驱动噪声的大小而变为比VPCH/2高的电压VM。

由于以上的检索动作，图23的存储单元CMC中的晶体管T3、T5，源电极(此处，为公用源极线CSL)的电压随检索线驱动噪声而上升，从而使栅极-源极间的电压减小，进一步，阈值电压因衬底偏置效应而上升，因而驱动能力降低。

因此，基于图23的结构的TCAM，可以抑制匹配线的预充电功率，但从相反的一面看却因检索关键字的数据模式而使比较时间t1显著增加，并有可能使检索动作延迟。

本发明的目的在于，提供一种面向TDCAM单元的高集成化并采用通用DRAM加工技术的存储单元的布局和内部节点连接技术。

本发明的另一目的在于，提供一种用于在对匹配线的低功率化有效的电荷分配方式中避免因检索线驱动噪声引起的比较时间的增加的技术。

本发明的上述以及其他目的和新的特征，将根据本说明书的记载和附图而得到明确。

发明内容

简单说明本申请所公开的发明中代表性的发明内容如下。

(1)本发明的半导体集成电路器件，包括多个匹配线对、与该多个匹配线对交叉的多个检索线对、以及配置在多个匹配线对和多个检索线对的交点上的多个存储单元，在该半导体集成电路器件中，多个匹配线对，具有预充电电路，该多个预充电电路，分别将匹配线对中的第1匹配线驱动到第1电压、将第2匹配线驱动到比第1电压低的第2电压，多个存储单元，具有存储电路和比较电路，该比较电路，具有第1MOS晶体管和第2MOS晶体管，该第1MOS晶体管和第2MOS晶体管的栅电极，分别与多条检索线连接，第1MOS晶体管和第2MOS晶体管的源电极或漏电极的任一个电极分别与多条第1匹配线连接。

另外，还简单示出本申请的其他发明的概要。

(2)本发明的半导体集成电路器件，包括多个匹配线对、与该多个匹配线对交叉的多个检索线对、以及配置在多个匹配线对和多个检索线对的交点上的多个存储单元，在该半导体集成电路器件中，多个匹配线对，具有预充电电路，该多个预充电电路，分别将匹配线对中的第1匹配线驱动到第1电压、将第2匹配线驱动到比第1电压低的第2电压，多个存储单元，具有存储电路和比较电路，该比较电路，具有在多个匹配线对之间串联连接以便形成第1电流路径的第1MOS晶体管和第2MOS晶体管、串联连接以便形成第2电流路径的第3MOS晶体管和第4MOS晶体管，第1MOS晶体管和第3MOS晶体管的栅电极，分别与多条检索线连接，第1MOS晶体管和第3MOS晶体管的源电极或漏电极的任一个电极，分别通过由自对准工艺形成的接点与多条第1匹配线连接，第2MOS晶体管和第4MOS晶体管的栅电极，分别与存储电路连接，第2MOS晶体管和第4MOS晶体管的源电极或漏电极的任一个电极，分别通过由自对准工艺形成的接点与多条第2匹配线连接。

(3)本发明的半导体集成电路器件，包括多条第1匹配线对、与该多条第1匹配线交叉的多个检索线对、与多个检索线对平行的多个位线对、以及配置在多条第1匹配线和多个检索线对的交点上的多个存储单元，在该半导体集成电路器件中，多个存储单元，具有存储电路和比较电路，该存储电路，与多个位线对连接，该比较电路，与多个检索线对和多条第1匹配线连接，多个位线对的电压振幅，大于多个检索线对。

附图说明

图1是表示本发明的实施方式1的采用了由6个晶体管和2个电容器构成的存储单元的存储阵列的另一结构例的图。

图2是表示图1中的存储阵列的第2金属层以下的层的布局的图。

图3是表示图1中的存储阵列的第3金属层以下的层的布局的图。

图4是表示沿图2的布局图中示出的A-A′线的部分的结构的剖面图。

图5是表示沿图2的布局图中示出的B-B′线的部分的结构的剖面图。

图6是表示沿图3的布局图中示出的C-C′线的部分的结构的剖面图。

图7是表示沿图3的布局图中示出的D-D′线的部分的结构的剖面图。

图8是表示在图1的存储单元中考虑了寄生电容的简易等效电路的一例的图。

图9是在图3的布局上示意地示出在图8的存储阵列中示出的寄生电容的图。

图10是表示在图1的存储阵列中考虑了寄生电容的简易等效电路的一例的图。

图11是表示在图10的存储阵列中检测出一致项目时的检索动作时序的一例的图。

图12是表示在图10的存储阵列中检测出不一致项目时的检索动作时序的一例的图。

图13是表示本发明的实施方式1的采用了由6个晶体管和2个电容器构成的存储单元的存储阵列的另一种结构例的图。

图14是表示在图13的存储阵列中考虑了寄生电容的简易等效电路的一例的图。

图15是表示在图14的存储阵列中检测出一致项目时的检索动作时序的一例的图。

图16是表示在图14的存储阵列中检测出不一致项目时的检索动作时序的一例的图。

图17是表示本发明的实施方式2的采用了由6个晶体管和2个电容器构成的存储单元的存储阵列的另一种结构例的图。

图18是表示在本发明的实施方式3的存储阵列中供给到各电路部件的电源电压的一例的框图。

图19是表示图18的读写电路部件中的要素电路的具体结构例的图。

图20是表示图18的存储阵列中的刷新动作时序的一例的图。

图21是表示由6个晶体管和2个电容器构成的三值动态内容可寻址存储单元的现有例的图。

图22是表示基于采用了电荷分配动作的比较信号电压产生方式的内容可寻址存储单元和存储阵列的现有例的图。

图23是表示在图22的存储单元中考虑了布线间的耦合电容的等效电路的一例的图。

图24是表示在图23的存储单元中检测出一致项目时的检索动作时序的一例的图。

图25是表示在图23的存储单元中检测出不一致项目时的检索动作时序的一例的图。

图26是表示图21中的存储单元的检索动作的真值表的说明图。

具体实施方式

为了详细地说明本发明，根据附图对其进行说明。此外，在用于说明实施例的所有图中，对具有相同功能的添加相同的标号，省略其重复的说明。构成实施例的各部件的电路元件，并无特别的限制，但典型地是利用众所周知的CMOS(互补型MOS晶体管)和立体型电容器等的半导体集成电路技术在单晶硅那样的1个半导体衬底上形成。

(实施方式1)

在本实施方式1中，图1示出存储阵列的结构例。在该图中，还同时示出存储阵列的动作所需的行译码器XDEC、读写电路部件RWB、检索线驱动电路SLD、预充电电路PCHr(r＝1，2，...，m)、匹配判断电路MDr(r＝1，2，...，m)。

该结构有如下的2个特征。

第1特征在于，配置分别将2条匹配线中一条匹配线驱动到高电压(第1电压)、将另一条匹配线驱动到低电压(第2电压)的预充电电路PCHr(r＝1，2，...，m)，并将匹配判断电路MDr(r＝1，2，...，m)配置在被驱动到高电压的匹配线上。

第2特征在于，检索线和被驱动到高电压的匹配线，通过后述的寄生电容耦合。

在这种结构中，通过电荷分配动作在2条匹配线上产生比较信号电压，并由匹配判断电路辨别在高电压侧的匹配线上所产生的信号。

此外，以下，分别将被驱动到高电压的匹配线(第1匹配线)HMLr(r＝1，2，...，m)称为高电压侧匹配线、将被驱动到低电压的匹配线(第2匹配线)LMLr(r＝1，2，...，m)称为低电压侧匹配线。而且，根据需要将对应的2条匹配线称为匹配线对。

在图1中，交替地平行配置多条位线BL1s(s＝1，2，...，n)，在一个存储单元上，分别连接对应的2条位线。

另外，多条检索线SL1s(s＝1，2，...，n)、SL2s(s＝1，2，...，n)，与对应的2条位线平行地配置。以下，根据需要将例如位线BL11和位线BL21那样地对应的2条位线称为位线对。

同样地，根据需要将如检索线SL11和检索线SL21那样地对应的2条检索线称为检索线对。进一步，在该图中，还配置多条字线WLr(r＝1，2，...，m)，使其与位线对相交，多条高电压侧匹配线HMLr(r＝1，2，...，m)和低电压侧匹配线LMLr(r＝1，2，...，m)，与对应的字线平行地配置。此处，以下也根据需要将例如匹配线HML1、LML1那样地对应的2条匹配线称为匹配线对。在这些位线对和字线的各交点上，分别配置存储单元MCrs(r＝1，2，...，m，s＝1，2，...，n)。

存储单元，与图21同样地，是由2个电容器和6个晶体管构成的TDCAM单元结构。但不同点在于，在图21中将与放电线DCL连接的晶体管T4、T6的源极连接于低电压侧匹配线LML。此外，在图1中，为与图22中示出的存储单元CMC的结构进行比较，将构成存储单元MC的元件按每种功能分成2个电路示出。

即，分别由晶体管T1、T2和电容器C1、C2构成存储电路STC，由晶体管(第1晶体管)T3、晶体管(第3晶体管)T4、晶体管(第2晶体管)T5、以及晶体管(第4晶体管)T6构成比较电路CP。

因此，如与图22的比较电路CCP的结构相比，则晶体管的连接顺序相对于匹配线的预充电电压将变得相反，从高电压侧匹配线HML到低电压侧匹配线LML，一边按晶体管T3、T5的顺序、另一边按晶体管T4、T6的顺序进行连接。

配置在存储阵列周围的行译码器XDEC、读写电路部件RWB、检索线驱动电路SLD、预充电电路PCHr(r＝1，2，...，m)、匹配判断电路MDr(r＝1，2，...，m)，根据动作而分别使用。

行译码器XDEC和读写电路部件RWB，是在存储信息(此处为项目)的读出动作、写入动作、或刷新动作中使用的电路部件，前者的行译码器XDEC，从字线WLr(r＝1，2，...，m)中选择与行地址对应的字线。后者的读写电路部件RWB，由配置在各位线BL1s(s＝1，2，...，n)、位线BL2s(s＝1，2，...，n)上的多个读出放大器和预充电电路构成。

读出放大器，例如为众所周知的交叉耦合型锁存器结构，对在位线上读出的信号进行辨别和放大，还将位线和存储节点驱动到与写入信息对应的电压。

检索线驱动电路SLD、预充电电路PCHr(r＝1，2，...，m)、匹配判断电路MDr(r＝1，2，...，m)，是在检索动作中使用的电路。

首先，检索线驱动电路SLD，将检索线SL1s(s＝1，2，...，n)、SL2s(s＝1，2，...，n)驱动到与输入数据(此处为检索关键字)对应的电压。

然后，预充电电路PCHr(r＝1，2，...，m)，分别由在栅电极上连接了预充电允许信号PC的NMOS晶体管THN、TL构成。

响应预充电允许信号PC，晶体管THN连接预充电电压VH的电源端子和高电压侧匹配线，晶体管TL连接预充电电压VL的电源端子和低电压侧匹配线LML。

此处，前者的预充电电压VH，设定为高于后者的预充电电压VL。此外，也可以使用如图22所示的PMOS晶体管THP，来代替晶体管THN。但是，由于需要互补的预充电起动信号，所以因控制信号的追加将使电力消耗增加。而且，由于必须进行阱隔离，还存在着使芯片面积增大的问题。

因此，最好是控制信号少、且只由NMOS晶体管构成的图1的预充电电路的结构。进一步，匹配判断电路MDr(r＝1，2，...，m)，根据检索关键字和项目的比较结果辨别在高电压侧匹配线HMLr(r＝1，2，...，m)上产生的比较信号电压，并判断检索关键字是否一致。

按照这种结构，可以取得以下的2个效果。

第1效果是功耗的降低。在本存储单元中，如后文所述，在使预充电到各自不同的电压的匹配线对变为浮动状态后，通过检索线对输入检索关键字，从而通过电荷分配动作而在高电压侧匹配线上产生与信息的比较结果对应的信号。因此，可以将高电压侧匹配线的电压振幅抑制到匹配线对的预充电电压差的一半左右，因此可以降低匹配线的预充电动作所需的功率。

第2效果是抑制比较信号产生时间。如后文所述，检索线对与高电压侧匹配线耦合，所以检索动作中的检索线驱动噪声在高电压侧匹配线内产生。因此，存储单元内的晶体管T3、T4、T5、T6，可以避免因栅极-源极间电压的降低或衬底偏置效应而引起的阈值电压的上升所带来的驱动能力的降低，因此可以缩短比较时间。借助于以上的2个效果，可以实现以低功率且高速地进行检索动作的TCAM。

以下，根据图2和图3说明存储阵列的布局的例。该布局有如下所述的4个特征。

第1特征是栅电极的配置。首先的一点是使与存储节点连接的晶体管的栅电极为L字型、并与字线一起以最小间隔配置多晶硅层。

第2特征在于，通过相当于在通用DRAM的位线形成中使用的配线层的第1金属层，连接存储节点上的晶体管的扩散区域和栅电极。

第3特征在于，与邻接的存储单元共用在存储单元和位线、检索线、匹配线的连接中使用的接点和通孔。第4特征在于，分别平行地配置构成比较电路的4个晶体管的电极。

图2对存储阵列的一部分示出第2金属层以下的层的布局。用粗点线绘出的四方形MCA，表示一个存储单元的区域，不是实际的布局图案。

邻接的存储单元仅示出边界部，实际上分别按轴对称配置在四方形MCA的各边。

如图2所示，存储单元，包括激活区域图案FL、在硅衬底上形成的用作晶体管的栅电极和字线的多晶硅图案PS、形成电容器的上部电极的板金属层图案PLT、在存储单元内部的元件间的连接及后述的接点和通孔的连接中使用的第1金属层图案FM、形成高电压侧匹配线和低电压侧匹配线的第2金属层图案SM、连接激活区域和第1金属层的第1接点图案FC、连接多晶硅层和第1金属层的第2接点图案SC、连接激活区域和电容器的下部电极的第3接点图案TC、连接第1金属层和第2金属层的第1通孔图案FT等。

在这些图案的图案形成中，可以采用众所周知的光刻法。此外，在图2中，为简单起见，省略了形成电容器的下部电极的多晶硅图案，但很容易理解，可以利用众所周知的通用DRAM加工技术，按每个第3接点图案配置在板金属层图案的正下方。

另外，在图案名后面的括弧内示出对应的节点名，在匹配线HML2、LML2与检索线SL12、SL22的交点上配置有存储单元，因此，可以很容易理解，由四方形MCA围出的区域是图1的存储阵列中的第2行第2列的存储单元MC22。

图3是在图2中追加了第2金属层以上的层的布局图。

在图中，第3金属层图案TM形成位线和检索线。第2通孔图案ST连接第2金属层和第3金属层。此外，在通用DRAM中，众所周知使用第1金属层FM形成位线。但是，由于在该图所示的存储单元中布线数多，因此进一步提升到第3金属层TM。

图4是在存储电路STC中示意地示出图2所示的A-A′剖面的图。

在图中，将元件隔离用的绝缘物101埋入到P型半导体衬底100内，形成激活区域图案FL中的N型扩散层区域102。

在P型半导体衬底100上，形成晶体管的栅极氧化膜103、晶体管的栅电极104、以及在晶体管的栅电极侧面以绝缘膜形成的侧壁105。

另外，在栅电极104的上方，在栅电极上与侧壁同时地形成用绝缘膜形成的栅极罩盖106。第1金属层200在存储单元的内部连接元件，第2金属层201用于连接第1通孔和第2通孔。

进一步，下部接点300用多晶硅在连接N型扩散层区域和第1金属层的第1接点上形成，上部接点301用与第1金属层相同的材料在第1接点上形成。

第3接点302用与第1金属层相同的材料形成，使其连接栅电极和第1金属层。在层间绝缘膜500上，第1通孔400连接第1金属层和第2金属层。

在图4中，与图2对应地，在层名后面的括弧内示出节点名。例如，根据图4中的栅电极104上示出的节点名，可以很容易理解，晶体管T1的源极或漏极的一个电极与晶体管T4的栅电极由第1金属层200和第1接点、第2接点连接。

此外，这种内部节点的连接部分的结构，在图4中虽然省略，但也在配置于存储阵列的外部的电路部件中使用。例如，在通用DRAM的行译码器XDEC中，驱动字线的晶体管的源极或漏极中的一者的N型扩散层区域和用多晶硅形成的字线的连接，就采用同样的结构。

图5是进一步在存储电路STC中示意地示出图2所示的B-B′剖面的图。

以下，说明图4中未示出的结构。

上部接点303，用多晶硅在连接N型扩散层区域102和电容器的下部电极的第3接点上形成。电容器的下部电极600用多晶硅形成，在其表面上隔着电容器的绝缘膜601形成有上部电极602、即板电极。

在图5中，与图2对应地，在层名后面的括弧内示出节点名。例如，根据栅电极104上示出的节点名，可以很容易理解，分别平行地配置有晶体管T1和晶体管T4的栅电极。

此外，第3接点的下部接点，与第1接点的下部接点300的结构相同，是在使其嵌入侧壁105的间隙的同时形成的所谓自对准接点(SAC)。这种加工技术，被称作在通用DRAM中广泛采用的自对准工艺。

另外，第1金属层200、第1接点的上部接点301、第2接点302，例如用熔点高的钨形成，以防止在其上层部形成电容器时的热处理所造成的电特性的恶化。

再有，如图4所示，可以很容易理解，在第2金属层201和N型扩散层102之间的层上形成的位线BL12和存储单元的连接部分，形成为使其与邻接的存储单元共用。

进一步，图6是在比较电路CP中示意地示出图3所示的C-C′剖面的图。

在图中，位线和检索线由第3金属层202形成。在该图中，与图4对应地，在层名后面的括弧内示出节点名，例如，根据图6中的栅电极104上示出的节点名，可以很容易理解，比较电路CP中的晶体管T3、T4、T5、T6的栅电极相互平行地配置。

按照这种结构，在比较电路CP中也利用上述的自对准工艺形成第1接点的下部接点300。而且，在邻接的晶体管之间共用这些接点。

图7是进一步在比较电路CP中示意地示出图3所示的D-D′剖面的图。

第2通孔401，连接第2金属层和第3金属层。晶体管T3、T5和检索线对SL12、SL22，分别用第2接点302、第1通孔400、第2通孔401连接。

如考虑图3的布局，可以很容易理解，这些结构与邻接的存储单元共用，此外，在图4或图5的剖面图中虽未示出，但从图7可以很容易理解，由第3金属层305形成的位线BL12、BL22和晶体管T1、T2，与检索线同样，通过第2通孔401连接。

按照如上的存储单元结构，可以取得如下所述的4个效果。

第1效果在于，通过采用与通用DRAM同样的自对准工艺，可以减少在混装DRAM中要考虑的对准定位余量。

第2效果在于，通过使用第1、第2接点和第1金属层，可以利用与配置在通用DRAM的存储阵列的外侧的电路部件相同的加工工序实现存储单元的内部节点的连接。

第3效果在于，通过与邻接的存储单元共用位线对或检索线对、匹配线对和存储单元的连接部分，可以抑制单元面积。

第4效果在于，通过与邻接的存储单元共用低电压侧匹配线和存储单元的连接部分、并进一步用相同的第2金属层配置匹配线对，可以利用侧壁绝缘膜使低电压侧匹配线上产生的寄生电容的数量与高电压侧匹配线相同，并使匹配线对的负载电容的大小大致相同。

该第4效果，在后述的检索动作中，适合于一边产生大小足够的比较信号电压一边使匹配线对的振幅减小一半的电荷分配动作。借助于以上的效果，能以小的面积实现可以进行电荷分配动作的存储单元。

最后，在图2和图3所示的布局中，作为一例，假定适用以下的4个规则，计算存储单元面积。

第1规则，假定各层的布线宽度和间隔的最小值为F(F为最小加工尺寸)。第2规则，假定各接点和各通孔的图案是一边为F的正方形。第3规则，假定各接点的对准定位余量为零。第4规则，假定各通孔和各金属层的对准定位余量在两边仅为F/4。

当采用这4个布局规则时，能以最小间隔配置比较电路中的晶体管T3、T4、T5、T6，因此单元宽度为8F。另外，由于能以10.25F间距配置字线WL，可以实现F的平方的82倍的存储单元。

以下，说明考虑了到此为止说明过的存储单元结构中的寄生电容的存储单元的简易等效电路模型。

图8示出图1中的存储单元MC22的简易等效电路模型。

电容CSH1、CSH2，是分别在检索线SL12、SL22和高电压侧匹配线HML2之间产生的寄生电容。电容CSL1、CSL2，是分别在检索线SL12、SL22和低电压侧匹配线LML2之间产生的寄生电容。

进一步，电容CNH1、CNH2是分别在存储节点N1、N2和高电压侧匹配线HML2之间产生的寄生电容，电容CNL1、CNL2是分别在存储节点N1、N2和低电压侧匹配线LML2之间产生的寄生电容。

图9通过在图3所示的布局图上写入这些寄生电容而示意地示出产生寄生电容的位置。

电容CSH1、CSH2，是由于高电压侧匹配线HML2在如图6所示的第1接点的下部接点300的部分上非常接近地在多晶硅层104之间通过而产生的，其中，该多晶硅层104形成分别与检索线SL12、SL22连接的栅电极。

侧壁绝缘膜105的厚度，当最小加工尺寸采用0.13μm的微细加工时，为30nm左右。另一方面，形成高电压侧匹配线HML2的第2金属层201和形成检索线SL12、SL22的第3金属层202之间的层间绝缘膜500的厚度，为数百nm。因此，寄生电容CSH1、CSH2的大小，大致由栅电极和第1接点夹持侧壁绝缘膜105的部分的形状决定。

电容CNL1、CNL2，同样也是由于低电压侧匹配线LML1在第1接点的下部接点300的部分上分别非常接近地在多晶硅层104上通过而产生的，其中，多晶硅层104形成分别与存储节点N1、N2连接的晶体管T4、T6的栅电极。因此，由于结构相似，寄生电容CSH1、CSH2的大小和寄生电容CNL1、CNL2的大小基本相等。

寄生电容CNH1、CNH2，分别由形成晶体管T4、T6的栅电极的多晶硅层104和形成高电压侧匹配线HML2的第2金属层201之间的层间绝缘膜500产生。

该部分的层间绝缘膜的厚度，与图5中示出的电容器的高度基本相等，为1μm左右。因此，寄生电容CNH1、CNH2的大小，与寄生电容CNL1、CNL2的大小相比极小。

从图9的布局和图6的检索线SL12、SL22与高电压侧匹配线HML2的位置关系，可以很容易理解，寄生电容CSL1、CSL2，由形成高电压侧匹配线HML2的第2金属层201和形成检索线SL12、SL22的第3金属层202之间的层间绝缘膜500产生。因此，寄生电容CSL1、CSL2的大小，与寄生电容CSH1、CSH2的大小相比是极小的。

此外，在实际的结构中，可以很容易理解，在位线对和匹配线对之间产生与寄生电容CSL1、CSL2相似的寄生电容，但是，为使如下所述的检索动作的说明简单起见，在图8和图9中，只关注在与由检索动作激活的检索线对之间寄生的电容，而将在与位线之间产生的寄生电容省略。

图10示出采用了图8的简易等效电路模型的图1的存储阵列结构。

以下，以存储单元MC11为主说明有关第1行的项目的检索动作。此外，假定存储单元MC11在存储电路STC中保持着存储信息“1”。在这种情况下，存储节点的逻辑值为(N1，N2)＝(1，0)，分别使存储节点N1保持在电源电压VDD、使存储节点N2保持在接地电压VSS。因此，晶体管T4为导通状态，晶体管T6为截止状态。

开始时，先根据图11说明检索关键字和项目相同时的检索动作。

首先，在等待状态中，通过将预充电允许信号PC驱动到升压电压VDH而将预充电电路内的晶体管THN、TL激活，分别将高电压侧匹配线HML1驱动到预充电电压VH、将低电压侧匹配线LML1驱动到预充电电压VL。在该图中，示出预充电电压VH为电源电压VDD、预充电电压VL为接地电压VSS时的动作时序的例子。另外，升压电压VDH，设定为比电源电压VDD高的电压，以使晶体管THN充分地导通，例如，设晶体管THN的阈值电压为VTN，则有VDH＞VH+VTM(VDH＞VDD+VTN)的关系。

当检索动作开始后，通过将变为升压电压VDH的预充电允许信号PC驱动到接地电压VSS，使预充电电路PCH1中的各晶体管THN、TL变为截止状态，并使匹配线HML1、LML1变为浮动状态。

接着，通过检索线对输入检索关键字。当与存储单元MC11的存储信息进行比较的检索关键字的信息为“1”时，检索线的逻辑值为(SL11，SL21)＝(1，0)，因此变为接地电压VSS的检索线SL1被驱动到电源电压VDD，并将检索线SL2保持在接地电压VSS。

此处，高电压侧匹配线HML1分别通过寄生电容CSH1、CSH2与检索线SL11、SL12耦合、通过寄生电容CNH1、CNH2与存储节点N1、N2耦合。其中，通过与被激活的检索线SL11耦合，使高电压侧匹配线HML1的电压上升。

即，在高电压侧匹配线HML1内产生检索线驱动噪声。此外，在该图中虽然省略，但因实际的检索关键字是由多位构成的信息，所以，通过同时驱动多条检索线，使检索线驱动噪声叠加。

因此，该图中示出的检索线驱动噪声VNC，是与检索线的驱动条数对应的值。另一方面，低电压侧匹配线LML1，分别通过寄生电容CNL1、CNL2与存储节点N1、N2耦合、通过寄生电容CSL1、CSL2与检索线SL11、SL12耦合。

其中，只是驱动检索线SL11，但如上所述，由于寄生电容CSL1极小，与检索线SL11的耦合所引起的低电压侧匹配线LML1的电压上升，与高电压侧匹配线HML1相比小到可以忽略的程度。因此，在该图中，使起动检索线SL11后的低电压侧匹配线LML1的电压为接地电压VSS。

然后，通过输入检索关键字，使存储单元MC11的晶体管T5导通，但使晶体管T6处在截止状态，因此电流并不流向比较电路CCP的存储节点N2侧。而且，由于晶体管T3保持在截止状态，也没有电流流向存储节点N1侧。

即，存储单元MC11的比较电路CP处在一致状态。同样地，如果其他的存储单元MC1s(s＝2，3，...，n)中各比较电路CP也处在一致状态，则匹配线对的连接保持被切断的状态。

因此，高电压侧匹配线HML1保持在预充电电压VH或其以上(此处，为电源电压VDD或其以上)，低电压侧匹配线LML1保持在接地电压VSS。

其结果是，匹配判断电路MD1，辨别出高电压侧匹配线HML1的电压比参考电压VRH高、产生了正的比较信号电压(VSIG)或其以上的电压，并检测出第1行的项目一致。

最后，将变为电源电压VDD的检索线SL11驱动到接地电压VSS，进一步，将变为接地电压VSS的预充电允许信号PC驱动到升压电压VDH，并分别对匹配线对进行预充电，从而结束检索动作。

此外，参考电压VRH，设定为使匹配判断电路能够精确地辨别被保持在预充电电压VH的高电压侧匹配线电压。例如，在将为使匹配判断电路能够精确地辨别比较信号所需的信号电压表示为VSIG时，设定为VRH＝VH-VSIG(此处，为VRH＝VDD-VSIG)。

以下，根据图12说明检索关键字和项目不同时的检索动作。

在使进行了预充电的匹配线对变为浮动状态后输入检索关键字的动作，如前所述。以下，说明与存储单元MC11的存储信息进行比较的检索关键字的信息为“0”时的检索动作。在这种情况下，由于检索线的逻辑值为(SL11，SL21)＝(0，1)，使检索线SL11保持在接地电压VSS，与此相反，将变为接地电压VSS的检索线SL21驱动到电源电压VDD。

此处，与图11同样地，由于通过寄生电容CSH2与检索线SL21耦合，使高电压侧匹配线HML1的电压上升。

然后，通过输入检索关键字，使存储单元MC11的晶体管T3导通，因此在比较电路CP的存储节点N1侧形成电流路径，从而使匹配线对短路。即，使预充电到电源电压VDD的高电压侧匹配线HML1，向中间电压VDD/2附近放电，并使预充电到接地电压VSS的低电压侧匹配线LML1向中间电压VDD/2附近充电。

其结果是，匹配判断电路MD1，由于高电压侧匹配线HML1的电压比参考电压VRH下降了VSIG，辨别出产生了负的比较信号电压(-VSIG)，并判断为第1行的项目不一致。

最后，将变为电源电压VDD的检索线SL11驱动到接地电压VSS，进一步，将变为接地电压VSS的预充电允许信号PREC驱动到升压电压VDH，并分别对匹配线对进行预充电，从而结束检索动作。

此外，在该图中，为说明最坏条件下的动作时序，示出了其他的存储单元MC1s(s＝2，3，...，n)为一致状态时的匹配线波形。

但是，如果其他的存储单元MC1s(s＝2，3，...，n)为不一致状态，则由于匹配线对由在多个存储单元中形成的电流路径而短路，显然要比图中示出的波形更早地到达中间电压VDD/2附近。即，高电压侧匹配线HML1，以比图中示出的比较时间t1更短的时间到达电压电平(VR-VSIG)。

另外，在本实施例中，如在存储单元的结构中所述，将匹配线对的寄生电容设计为相等，但考虑到由于匹配检测电路只与一边的高电压侧匹配线HML1连接而产生的负载电容的不平衡、或使检索线驱动噪声只在一边的高电压侧匹配线HML1内产生，说明了短路后的匹配线对的电压为中间电压VDD/2附近。

将以上说明的存储单元的结构和动作的效果归纳如下。

第1效果在于可以降低功耗。在本存储阵列中，在使预充电到各自不同的电压的匹配线对变为浮动状态后，通过检索线对输入检索关键字，从而通过电荷分配动作而在高电压侧匹配线上产生与信息的比较结果对应的信号，因此可以将高电压侧匹配线的电压振幅抑制到匹配线对的预充电电压差的一半左右，因此可以降低匹配线的预充电动作所需的功率。

第2效果在于可以缩短检索动作所需的时间。匹配线对，通过寄生电容CSH1、CSH2、CSL1、CSL2与检索线对耦合，所以在匹配线对内产生检索线驱动噪声。但是，由于寄生电容CSL1、CSL2极小，低电压侧匹配线的电压上升小到可以忽略的程度。因此，进行信息比较的晶体管T3、T4、T5、T6，可以避免因栅极-源极间电压的降低或衬底偏置效应而引起的阈值电压的上升所造成的驱动能力的降低，因此可以缩短比较时间。即，可以缩短检索动作所需的时间。

第3效果在于，通过引入在通用DRAM中广泛采用的自对准工艺，可以减少掩模的对准定位余量。首先，将晶体管T3、T5的栅电极形成为L字型，并以最小间隔配置晶体管T4、T6的栅电极和2条字线。另外，以最小间隔相互平行地配置晶体管T3、T4、T5、T6的栅电极。按照以上的布局，可以用自对准工艺在栅电极之间形成第1接点和第3接点，因此可以抑制存储单元的面积。

第4效果在于，可以利用与通用DRAM相同的工序形成TDCAM。即，可以按照与配置在存储阵列的外侧的电路部件相同的方式利用第1接点、第2接点和第1金属层实现存储单元的内部节点的连接，因此可以直接采用通用DRAM的加工工序。

第5效果在于，通过与邻接的存储单元共用位线对、匹配线对与存储单元的连接部分，可以抑制单元面积。

第6效果在于，可以使匹配线对的负载电容的大小基本相同。即，首先，通过与邻接的存储单元共用低电压侧匹配线与存储单元的连接部分、并用相同的第2金属层形成匹配线对，可以利用侧壁绝缘膜使低电压侧匹配线上产生的寄生电容的数量与高电压侧匹配线相同，并使匹配线对的负载电容为大致相同的值，因此可以使短路后的匹配线对的电压大致为中间电压VDD/2。因此，可以实现一边产生大小足够的比较信号电压一边将匹配线对的电压振幅抑制到电源电压VDD的大致一半的稳定的电荷分配动作。借助于以上的6个效果，可以实现以低功率且高速地进行检索动作的TCAM。

以下，根据图13说明存储阵列的结构的另一例。

该结构的特征在于，一边使用结构与图1的存储阵列相同的存储单元，一边将匹配判断电路MDr(r＝1，2，...，m)与低电压侧匹配线LMLr(r＝1，2，...，m)连接。

图14示出将图8和图9中说明过的简易等效电路模型应用于图13时的存储阵列结构。以下，根据图15和图16说明图14的存储阵列中的检索动作。

图15示出检索关键字和项目一致时的检索动作时序。与图11同样地，为了比较存储单元MC11中的存储信息(项目)“1”和检索关键字“1”，在使进行了预充电的匹配线对变为浮动状态后，将变为接地电压VSS的检索线SL11驱动到电源电压VDD。

这时，由于比较电路CP处于一致状态，匹配线的连接保持在被切断的状态。因此，通过寄生电容CSH1与检索线SL11耦合的高电压侧匹配线HML1，因检索线驱动噪声而保持上升到比预充电电压VH(此处为电源电压VDD)高的电压的状态。另一方面，低电压侧匹配线LML1，通过寄生电容CSL1与检索线SL11耦合，但因其耦合微弱而使检索线驱动噪声小到可以忽略的程度，因此大致保持在预充电电压(此处为接地电压VSS)。

在图15中，参考电压VRL，设定为比接地电压VSS高VSIG的电压，匹配判断电路MD1，辨别出在低电压侧匹配线LML1内产生了相对于该参考电压VRL为负的比较信号电压(此处为-VSIG)，并判断为第1项目一致。

图16示出检索关键字和项目不同时的检索动作时序。

与图12同样地，为了比较存储单元MC11中的存储信息(项目)“1”和检索关键字“0”，在使进行了预充电的匹配线对变为浮动状态后，将变为接地电压VSS的检索线SL21驱动到电源电压VDD。

这时，由于比较电路CP处于不一致状态，通过使匹配线对短路而使低电压侧匹配线LML1向中间电压VDD/2附近充电。

因此，在使低电压侧匹配线LML1比参考电压VRL超过了VSIG的时刻、即在驱动检索线后经过了时间t3的时刻，匹配判断电路MD1，辨别出在低电压侧匹配线LML1内产生了正的比较信号(此处为VSIG)，并判断为第1项目不一致。

以上的结构和动作的效果在于，能够以比图1的存储阵列短的时间进行检索动作。即，如在图11中所述的那样，在图1的存储阵列结构中，不一致状态的高电压侧匹配线HML1的电压，在因检索线驱动噪声而暂时上升之后进行放电，因此直到产生负的比较信号-VSIG之前所需的时间(比较时间T2)长。

另一方面，低电压侧匹配线几乎不受检索线驱动噪声的影响地进行充电，所以图16中示出的比较时间t3比时间t2短。因此，如图14所示，将匹配判断电路与低电压侧匹配线连接的结构，能以更短的时间进行检索动作。

(实施方式2)

在本实施方式2中，说明存储阵列的另一种结构和动作。图17示出本实施例的存储阵列，与图13同样地，示出具有m×n位的存储单元的结构。此外，存储单元由2个电容器和6个晶体管构成。

图17的结构的特征在于，布局多条数据线DL1S、DL2S s(s＝1，2，...，n)，使其与多条字线WLr(r＝1，2，...，m)和多个匹配线对正交，并将存储单元配置在这些交点上。以下，将对应的2条数据线称为数据线对。

这些数据线与所连接的存储单元对应地构成一对，并分别与读写电路部件RWB连接。读写电路部件RWB，如在上述实施方式1的图1所述的那样，由分别与数据线连接的多个读出放大器和预充电电路构成。

其中，这些读出放大器，将数据线分别驱动到与存储信息(项目)或比较信息(检索关键字)对应的电压。即，从表1的真值表可以很容易理解，所驱动的数据线对相对于二值信息(信息“1”和信息“0”)的极性，在项目的情况下和检索关键字的情况下是彼此相反的。

按照这种结构，可以去掉如图13或图1所示的驱动列方向的检索线对的检索线驱动电路SLD，因而可以减小阵列面积。

此外，在该图中，示出将MDs(1，2，...，m)与低电压侧匹配线LMLs(1，2，...，m)连接的结构，但也可以与高电压侧匹配线HMLs(1，2，...，m)连接。

但是，如以上实施方式1所述，图17中示出的结构，适于缩短检索时间。而且，通过采用如实施方式1的图2至图7中所述的存储单元的布局和结构，可以实现面积小的存储单元。

(实施方式3)

到此为止，如图15或图16所示，假定检索线对和存储节点、即检索线对和位线对的电压振幅相等、并设定为从接地电压VSS到电源电压VDD，说明了各种存储阵列结构及其检索动作。在本实施方式3中，说明这些存储阵列的其他的电压设定。

图18将本实施方式3的存储阵列的框图与供给各阵列的电源电压一起示出。

该存储阵列，作为一例，将图13的存储阵列结构部件化，其结构为在存储阵列MA的周围配置了由多个预充电电路构成的预充电电路部件PB、由多个匹配检测电路构成的匹配检测电路部件MDB、行译码器XDEC、检索线驱动电路SLD、读写电路部件RWB。

另外，还分别追加了驱动预充电允许信号PC的预充电允许信号驱动电路PCD和电源电压发生电路VGEN、阵列控制电路ACTL。

本实施方式3的特征在于，通过用电源电压发生电路VGEN产生比用作检索线的高电压电平的电源电压VDD高的位线电压VBL、并将逻辑值“1”的存储节点的电压驱动到比电源电压VDD高的电压，正确地进行存储信息的读出动作。

以下，围绕着上述特征说明存储阵列结构和刷新动作。

首先，电源电压发生电路VGEN，接受从外部输入的电源电压VDD和接地电压VSS，并分别输出升压电压VDH、VPP、位线电压VBL、参考电压VRL、VBLR、预充电电压VH、VL。

在用于检索动作的4个电路中，作为第1电路部件的检索线驱动电路SLD分别接受电源电压VDD、接地电压VSS，并将检索线对分别从接地电压VSS驱动到电源电压VDD。

作为第2电路部件的预充电允许信号驱动电路PCD，分别接受升压电压VDH和接地电压VSS，并将预充电允许信号PC从接地电压VSS驱动到升压电压VDH。此处，升压电压VDH，如实施方式1中所述，从电源电压VDD起设定为比预充电电路部件PB内的NMOS晶体管的阈值电压VTN高的电压。

作为第3电路部件的预充电电路部件PB，接受预充电电压VH、VL，响应预充电允许信号PC，分别将高电压侧匹配线HMLr(r＝1，2，...，m)驱动到预充电电压VH、将低电压侧匹配线LMLr(r＝1，2，...，m)驱动到预充电电压VL。

作为第4电路部件的匹配检测电路部件MDB，接受基准电压VRL，并分别辨别在低电压侧匹配线LMLr(r＝1，2，...，m)内产生的比较信号。按照这种电路结构和电压设定，实现如图15和图16中所述的检索动作。

以下，说明用于读写动作和刷新动作的3个电路部件。作为第1电路部件的行译码器XDEC，分别接受升压电压VPP和接地电压VSS，并分别将字线WLr(r＝1，2，...，m)驱动到与行地址对应的电压。作为第2电路部件的阵列控制电路ACTL，分别接受电源电压VDD、接地电压VSS、位线电压VBL、参考电压VBLR，并根据地址的输入时序分别驱动公用源极线CSP、CSN、位线均衡信号BLEQ、读写允许信号RWE。

作为第3电路部件的读写电路部件RWB，分别接受公用源极线CSP、CSN、位线均衡信号BLEQ、读写允许信号RWE、参考电压VBLR，并分别将位线对驱动到与存储信息(项目)对应的电压。

图19示出配置在位线BL11上的读写电路RWC11，作为读写电路部件RWB的要素电路的结构例。读出放大器SA，由2个PMOS晶体管T10、T11和2个NMOS晶体管T12、T13构成，是在通用DRAM中众所周知的交叉耦合型锁存器。

晶体管T10、T11的源极与公用源极线CSP连接，晶体管T12、T13的源极与公用源极线CSN连接，用于辨别和放大在位线BL11和虚位线BLD11之间产生的微小电压差。

均衡电路PE，具有由3个NMOS晶体管T20、T21、T22构成的众所周知的结构，根据位线均衡信号BLEQ，分别将位线BL11和虚位线BLD11驱动到参考电压VBLR。

列开关电路YSW，由NMOS晶体管T30、T31构成，根据读写允许信号RWE，分别连接位线BL11和输入输出线IOT11、虚位线BLD11和输入输出线IOB11。

此外，虚电容CD，是为精确地辨别和放大在位线BL11中产生的微小电压而设计为使位线BL11和虚位线BLD11的负载电容相等的电容。

以下，根据图20说明这种结构的存储阵列的刷新动作。此处，为了与图15和图16的说明相同，假定图18的存储阵列MA的存储单元MC11保持着存储信息“1”、图13中的存储单元MC11的存储节点N1的逻辑值为“0”。

开始时，通过将位线均衡信号BLEQ驱动到升压电压VPP、使均衡电路PE内的晶体管导通，分别将位线BL11和虚位线BLD11驱动到参考电压VBLR。

此处，升压电压VPP，设定为与位线电压VBL相比还至少高出阈值电压VTN1，以使晶体管T20、T21、T22的源极-漏极间电压为远大于其阈值电压的值。即，存在着VPP＞VBL+VTN1的关系。

接着，当通过将变为升压电压VPP的位线均衡信号BLEQ驱动到接地电压VSS而使均衡电路PE为切断状态、并将变为接地电压VSS的字线WL1驱动到升压电压VPP时，由于使图13的存储单元MC11中的晶体管T1导通，在位线BL11中产生微小电压。

进一步，通过分别将变为参考电压VBLR的公用源极线CSP驱动到位线电压VBL、将公用源极线CSN驱动到公用源极线CS并起动读出放大器SA，由此辨别和放大微小信号。

此处，示出这样的例子，即：将参考电压VBLR设定为位线电压VBL和接地电压VSS的中间电压VBL/2，并根据存储单元MC11的存储节点N1的逻辑值“1”使位线BL11的电压略微上升。

因此，读出放大器SA，辨别位线BL11和虚位线BLD11的电压，并分别将位线BL11驱动到位线电压VBL、将虚位线BLD11驱动到接地电压VSS。

另外，与此同时，将未图示的存储节点N1驱动到位线电压VBL附近。最后，在将变为升压电压VPP的字线WL1驱动到接地电压VSS而使存储单元内的晶体管T1变为截止状态后，将变为接地电压VSS的位线均衡信号BLEQ驱动到升压电压VPP而将均衡电路PE激活，从而分别将位线BL11和虚位线BLD11驱动到参考电压VBLR，结束刷新动作。

根据以上的结构和动作，可以在图18所示的存储阵列中取得如下的效果。即，通过用电压发生电路VGEN产生电平比检索线的高电压电平(此处为电源电压VDD)高的电压(此处为位线电压VBL)、并经由阵列控制电路ACTL供给读写电路部件RWB，可以将位线驱动到比检索线高的电压。

因此，即使电源电压VDD降低时，也能将存储节点驱动到足够高的电压。即，可以维持噪声容限大的稳定的读写动作和刷新动作，并可以进一步地降低检索动作的功耗。

到此为止，示出了产生比电源电压VDD高的位线电压VBL的存储阵列结构和动作，但相反也可以将电源电压VDD作为位线和存储节点的高电压，并产生比电源电压VDD低的电压作为检索线的高电压电平。但是，在TCAM中，为谋求高速地进行检索动作并以高速驱动检索线，最好是将从外部输入的稳定的电源电压VDD作为检索线的高电压电平。因此，图18的结构是最适当的。

另外，在图19中，示出了将虚电容CD与虚位线BLD11连接的读写电路结构。但是，在图18中，也可以是由2个存储阵列共用读写电路部件RWB的结构。这种结构，从在通用DRAM中广为人知的开路位线结构可以很容易理解。在这种情况下，由于在虚位线BLD11上连接数量与位线BL11相同的存储单元，即使不设虚电容CD也能使位线的电容负载一致。即，可以使电路设计易于进行，并能稳定地进行读出动作和刷新动作。

进一步，在图13的结构例中，说明了将位线的高电压电平设定为比检索线高的值的存储阵列的结构和动作，但该电压设定也可以应用于图1或图17的存储阵列结构，并能取得同样效果。

此外，当应用于图17时，为了能使匹配判断电路辨别在高电压侧匹配线内产生的比较信号电压，电源电压发生电路VGEN，产生VRH以代替基准电压VRL，并供给到匹配判断电路部件MDB。而且，当应用于图17时，可以很容易理解，数据线对的高电压电平，根据动作的不同，在检索动作时切换到电源电压VDD、在读写动作和刷新动作时切换到位线电压VBL。

以上，在图20中说明了刷新动作。但是，从通用DRAM的结构和动作可以很容易理解，在读出动作或写入动作中，在激活后的字线下降之前，通过将变为接地电压VSS的读写允许信号RWE驱动到电源电压VDD，将图19的列开关电路YSW激活，并分别将位线BL11与输入输出线IOT11连接、将虚位线BLD11与输入输出线IOB11连接，从而将存储信息读出到存储单元的外部、或将所输入的存储信息写入到存储单元内部。

另外，本实施方式3的电压设定，并不限于上述的实施方式1或实施方式2的存储阵列，也可以应用于采用了图21的存储单元的存储阵列。

在这种情况下，与图18同样地，也可以将存储节点驱动到足够高的电压以进行噪声容限大的稳定的读写动作和刷新动作，并通过降低电源电压VDD来进一步地降低检索动作的功耗。

以上，根据实施方式1～3说明了各种存储阵列结构的TCMA，但本发明并不限于TCAM，也可以应用于在声音识别和图像识别等中使用的二值内容可寻址存储器。

另外，本发明的TCAM，不限于芯片外器件即分立器件，也可以应用于安装在被称作片装***(SoC)的***LSI上的TCMA部件。

进一步，本发明，不限于具有由2个晶体管和2个电容器构成的存储电路的存储单元，也可以应用于由具有以包含6个晶体管的众所周知的静态随机存取存储器(SRAM)组成的存储电路的存储单元构成的存储阵列。无论在哪种情况下，都可以取得与各实施例中所述相同的效果。

以上，根据发明的实施方式具体地说明了由本发明者提出的发明，但显然本发明并不限定于上述实施方式，在不脱离其主旨的范围内可以进行各种变更。

工业上的可利用性

如上所述，本发明的半导体集成电路器件，适用于这样的技术，即：通过电荷分配动作在匹配线对内产生比较信号电压、并由匹配判断电路辨别在检索线之间寄生的电容小的低电压侧匹配线内产生的比较信号，从而可以进行避免了检索线驱动噪声的影响的检索动作，并以低功率且高速地进行检索动作。

Claims (10)

1.一种半导体集成电路器件，包括多个匹配线对、与上述多个匹配线对交叉的多个检索线对、以及配置在上述多个匹配线对和上述多个检索线对的交点上的多个存储单元，所述半导体集成电路器件的特征在于：

上述多个匹配线对，具有预充电电路，

上述多个预充电电路，分别将上述匹配线对中的第1匹配线驱动到第1电压、将第2匹配线驱动到比第1电压低的第2电压，

上述多个存储单元，具有存储电路和比较电路，

上述比较电路，具有第1MOS晶体管和第2MOS晶体管，

上述第1MOS晶体管和上述第2MOS晶体管的栅电极，分别与多条检索线连接，

上述第1MOS晶体管和上述第2MOS晶体管的源电极或漏电极的任一个电极分别与上述多条第1匹配线连接。

2.根据权利要求1所述的半导体集成电路器件，其特征在于：

上述第1MOS晶体管的源极-漏极包含在上述第1匹配线之间的第1电流路径中，

上述第2MOS晶体管的源极-漏极包含在上述第2匹配线之间的第2电流路径中，

上述比较电路，还在上述多个匹配线对内产生与比较了保持在上述存储电路内的信息和通过上述多条检索线所输入的信息的结果对应的信号电压。

3.根据权利要求2所述的半导体集成电路器件，其特征在于：

寄生在上述多个检索线对和上述多条第1匹配线之间的第1耦合电容、第2耦合电容，大于寄生在上述多个检索线对和上述多条第2匹配线之间的第3耦合电容、第4耦合电容。

4.根据权利要求3所述的半导体集成电路器件，其特征在于：

多个匹配判断电路分别配置在上述多条第2匹配线上，

上述多个匹配判断电路，通过辨别上述多条第2匹配线的电压来判断信息的比较结果。

5.根据权利要求4所述的半导体集成电路器件，其特征在于：

上述存储电路，具有2个晶体管和2个电容器。

6.一种半导体集成电路器件，包括多个匹配线对、与上述多个匹配线对交叉的多个检索线对、以及配置在上述多个匹配线对和上述多个检索线对的交点上的多个存储单元，所述半导体集成电路器件的特征在于：

上述多个匹配线对，具有预充电电路，

上述多个预充电电路，分别将上述匹配线对中的第1匹配线驱动到第1电压、将第2匹配线驱动到比第1电压低的第2电压，

上述多个存储单元，具有存储电路和比较电路，

上述比较电路，具有在上述多个匹配线对之间串联连接以便形成第1电流路径的第1MOS晶体管和第2MOS晶体管、和串联连接以便形成第2电流路径的第3MOS晶体管和第4MOS晶体管，

上述第1MOS晶体管和上述第3MOS晶体管的栅电极，分别与上述多条检索线连接，

上述第1MOS晶体管和上述第3MOS晶体管的源电极或漏电极的任一个电极，分别通过由自对准工艺所形成的接点与上述多条第1匹配线连接，

上述第2MOS晶体管和上述第4MOS晶体管的栅电极，分别与上述存储电路连接，

上述第2MOS晶体管和上述第4MOS晶体管的源电极或漏电极的任一个电极，分别通过由自对准工艺所形成的接点与上述多条第2匹配线连接。

7.根据权利要求6所述的半导体集成电路器件，其特征在于：

寄生在上述多个检索线对和上述多条第1匹配线之间的第1耦合电容、第2耦合电容，分别主要由上述接点产生，

寄生在上述多个检索线对和上述多条第2匹配线之间的第3耦合电容、第4耦合电容，分别主要由在形成上述多个检索线对的第1金属层和形成上述多条第2检索线的第2金属层之间形成的层间绝缘膜产生。

上述第1耦合电容、上述第2耦合电容，大于上述第3耦合电容、上述第4耦合电容。

8.一种半导体集成电路器件，包括多条第1匹配线对、与上述多条第1匹配线交叉的多个检索线对、与上述多个检索线对平行的多个位线对、以及配置在上述多条第1匹配线和上述多个检索线对的交点上的多个存储单元，所述半导体集成电路器件的特征在于：

上述多个存储单元，具有存储电路和比较电路，

上述存储电路，与上述多个位线对连接，

上述比较电路，与上述多个检索线对和上述多条第1匹配线连接，

上述多个位线对的电压振幅，大于上述多个检索线对。

9.根据权利要求8所述的半导体集成电路器件，其特征在于：

具有与上述多条第1匹配线平行的多条第2匹配线，

由上述多条第1匹配线和上述多条第2匹配线构成了对的多个匹配线对，具有预充电电路，

上述多个预充电电路，分别将上述匹配线对中的第1匹配线驱动到第1电压、将第2匹配线驱动到比第1电压低的第2电压，

上述比较电路，***到上述多个匹配线对之间，在上述多个匹配线对内产生与比较了保持在上述存储电路内的信息和通过上述多条检索线所输入的信息的结果对应的信号电压。

10.根据权利要求9所述的半导体集成电路器件，其特征在于：

上述存储电路，具有2个晶体管和2个电容器。

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