CN1885721A - 锁相环电路及锁相方法 - Google Patents

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Abstract

一种锁相环电路和锁定相位的方法。该锁相环电路可以包括：相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及压控振荡器，其接收控制电压，并且直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。该锁相环电路还可以包括压控振荡器电路，压控振荡器电路包括至少四个环路，接收控制电压，并且产生多个内部时钟信号。

Description

锁相环电路及锁相方法
技术领域
本申请涉及锁相环电路及锁相方法。
背景技术
图1A图示了传统的锁相环，其包括相位频率检测器(PFD)10，电荷泵(CP)12，环路滤波器(LF)14，压控振荡器(VCO)16，一个或多个分频器18-1、18-2，和/或一个或多个分频器20。
相位频率检测器(PFD)10可以接收外部时钟信号ECLK，并且响应于外部时钟信号ECLK与反馈时钟信号DCLK之间的相位差而生成UP或DN信号。当外部输入信号ECLK的相位领先于反馈时钟信号DCLK的相位时，激活UP信号。当ECLK的相位落后于DCLK的相位时，激活DN信号。
电荷泵(CP)12和/或环路滤波器(LF)14可以响应于激活的UP信号增加控制电压(Vc)的电平，以及可以响应于激活的DN信号降低控制电压Vc的电平。
例如，当ECLK的频率是1GHz时，为了获得一个或多个2GHz频率的最终内部时钟，传统的压控振荡器(VCO)16可以产生两个时钟信号CLK和CLKB，每个频率为4GHz。分频器18-1可以对时钟信号CLK进行分频以产生两个时钟信号ICLK0、ICLK180，每个频率为2GHz。分频器18-2可以对反相的时钟信号CLKB进行分频以产生两个时钟信号ICLK90、ICLK270，每个频率为2GHz。
分频器20可以接收时钟信号ICLK0、ICLK180、ICLK90、ICLK270之一，并且输出频率等于ECLK频率的、频率为1GHz的、经分频的时钟信号DCLK。
即，为了获得频率高于ECLK的频率的最终内部时钟信号ICLK0、ICLK180、ICLK90、ICLK270，分频器20是必需的。换言之，当PLL不包括分频器20时，最终内部时钟ICLK0～ICLK270的频率等于外部输入时钟ECLK的频率。但是CLK和CLKB中每个的频率必须是ECLK频率的四倍，以便产生频率为ECLK频率两倍的最终内部时钟ICLK0～ICLK270。
结果是，传统锁相环的问题在于，当电源电压(VCC)低(例如，小于2VDD或者低于1.8V)时难于从VCO产生较高频率的内部时钟信号(例如，4GHz或更高)。此外，作为分压器数目的结果，传统的锁相环可能具有较大的芯片面积。
图1B图示了另一传统锁相环。图1B的传统锁相环包括一些与图1A中相同的元件。除了一个或多个分频器18-1、18-2和一个或多个分频器20外，图1B的传统锁相环还包括一个或多个分频器18-3、18-4、18-5、18-6。如图所示，CLK和CLKB的每个的频率是ECLK频率的八倍，而iCLK0～iCLK270的每个的频率是ECLK频率的四倍。而且，ICLK0～ICLK315的每个的频率是ECLK频率的两倍。
作为示例，如果ECLK的频率是1GHz，则CLK和CLKB的频率是8GHz，iCLK0～iCLK270的频率是4GHz，和ICLK0～ICLK315的频率是2GHz。在低电源电压的条件下(例如，小于2VDD)，传统的VCO16不能产生频率为8GHz的输出时钟CLK和CLKB。
图2图示了传统的压控振荡器，例如图1A或图1B的VCO16。传统的压控振荡器可以包括以环路配置形成的、包括一个或多个反相器I1、I2、I3的第一环形振荡器16-1，以环路配置形成的(例如，与第一环形振荡器16-1相同的配置)、包括一个或多个反相器I4、I5、I6的第二环形振荡器16-2，以及用于锁存CLK和CLKB的包括一个或多个反相器I7、I8的锁存电路16-3。
可以响应于Vc的电平而控制输出时钟CLK/CLKB的频率。当提高Vc电平时，可以提高输出时钟CLK/CLKB的频率。当降低Vc电平时，可以降低输出时钟CLK/CLKB的频率。可能存在的问题是，Vc处于太低的电平(如果由低电源供电的话)，以致不能产生高频率输出时钟信号CLK/CLKB(例如，4GHz或更高)。
图3A是图示传统锁相环，例如图1A所示的传统锁相环的示例操作的时序图。
压控振荡器16可以生成具有180°相差的、频率为ECLK的频率四倍的两个时钟信号CLK和CLKB。ICLK0～ICLK270的每个的频率可以为ECLK频率的两倍。
图3A图示了内部时钟ICLK0被外部时钟ECLK锁定。当电源电压是较高电平时，可以正常产生所有上述内部时钟信号。但是，当电源电压是较低电平时，则不可能产生图3A的时序图。
图3B是图示传统锁相环，例如图1B的传统锁相环的示例操作的时序图。
压控振荡器16可以生成具有180°相差的、频率为ECLK八倍的两个时钟信号CLK和CLKB。iCLK0～iCLK270的每个的频率可以为ECLK频率的四倍。ICLK0～ICLK315的每个的频率可以为ECLK频率的两倍。
图3B图示了内部时钟ICLK0被外部时钟ECLK锁定。当电源电压是较高电平时，可以正常产生所有上述内部时钟信号。但是，如上所述，当电源电压是较低电平时，则不可能产生图3B的时序图。
发明内容
本发明的示例性实施例针对锁相环电路和锁定信号相位的方法。
本发明的示例性实施例针对锁相环电路和将反馈时钟信号相位锁定到外部时钟信号的方法。
本发明的示例性实施例针对存储器器件和向/从存储单元阵列写入/读出数据的方法。
本发明的示例性实施例针对存储器***和向/从包括多个存储器器件的存储器写入/读出数据的方法。
本发明的示例性实施例针对锁相环电路和将反馈时钟信号相位锁定到外部时钟信号的方法，其直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。
本发明的示例性实施例针对存储器器件和向/从存储单元阵列写入/读出数据的方法，其直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。
本发明的示例性实施例针对存储器***和向/从包括多个存储器器件的存储器写入/读出数据的方法，其直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。
本发明的示例性实施例针对锁相环电路和将反馈时钟信号相位锁定到外部时钟信号的方法，其包括至少四个环路并且产生多个内部时钟信号。
本发明的示例性实施例针对存储器器件和向/从存储单元阵列写入/读出数据的方法，其包括至少四个环路并且产生多个内部时钟信号。
本发明的示例性实施例针对存储器***和向/从包括多个存储器器件的存储器写入/读出数据的方法，其包括至少四个环路并且产生多个内部时钟信号。
本发明的示例性实施例针对锁相环电路、存储器器件、和存储器***，其包括包含超级环形振荡器的压控振荡器电路。
本发明的示例性实施例针对锁相环电路、存储器器件、和存储器***，其中，压控振荡器电路包括一个或多个环路电路。
本发明的示例性实施例针对锁相环电路、存储器器件、和存储器***，其包括数目减少的分频器或者不包括分频器。
本发明的示例性实施例针对锁相环电路、存储器器件、和存储器***，其因为需要较少的分频器或者不需要分频器，所以减少了芯片面积。
本发明的示例性实施例针对锁相环电路、将反馈时钟信号的相位锁定到外部时钟信号的方法、存储器器件、向/从存储单元阵列写入/读出数据的方法、存储器***、向/从包括多个存储器器件的存储器写入/读出数据的方法，其即使在电源电压VDD相对低(例如，低于2V)的情况下也可以产生较高频率(例如，2GHz或更高)的内部时钟信号。
在本发明的示例性实施例中，一种锁相环电路可以包括：相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及压控振荡器，其接收控制电压，并且直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。
在本发明的另一示例性实施例中，该压控振荡器电路包括超级环形振荡器。
在本发明的另一示例性实施例中，该环路滤波器电路是低通滤波器。
在本发明的另一示例性实施例中，该环路滤波器电路是数字环路滤波器电路。
在本发明的另一示例性实施例中，该环路滤波器电路是模拟环路滤波器电路。
在本发明的另一示例性实施例中，该压控振荡器电路不包括分频器。
在本发明的示例性实施例中，一种将反馈时钟信号的相位锁定到外部时钟信号的方法包括：接收外部时钟信号和反馈时钟信号；当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；直接产生至少n(其中n是大于等于4的整数)个内部时钟信号；以及从该n个内部时钟信号中的至少一个中产生反馈时钟信号。
在本发明的示例性实施例中，一种锁相环电路包括：相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及压控振荡器，其包括至少四个环路，接收控制电压，并且产生多个内部时钟信号。
在本发明的示例性实施例中，一种将反馈时钟信号的相位锁定到外部时钟信号的方法，包括：接收外部时钟信号和反馈时钟信号；当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及产生至少n(其中n是大于等于4的整数)个内部时钟信号，每个内部时钟信号来自单独的环路。
在本发明的示例性实施例中，一种存储器器件包括：存储单元阵列；锁相环电路，其接收外部时钟信号和反馈时钟信号，并且直接产生至少n(其中n是大于等于4的整数)个内部时钟信号；控制信号产生器电路，用于接收该至少n个内部时钟信号，并且产生p个控制信号(其中，p是大于等于3的整数)；至少一个串-并转换器，用于响应于该p个控制信号中的每个接收串行比特流，并且将该串行比特流转换成可以写入到该存储单元阵列的并行比特流；以及至少一个并-串转换器，用于响应于该p个控制信号中的每个从存储单元阵列接收并行比特流，并且将该并行比特流转换成串行比特流。
在本发明的示例性实施例中，一种向/从存储单元阵列写入/读出数据的方法包括：接收外部时钟信号和反馈时钟信号，并且响应于该外部时钟信号和反馈时钟信号直接产生至少n(其中n是大于等于4的整数)个内部时钟信号；响应于该至少n个内部时钟信号而产生p个控制信号(其中，p是大于等于3的整数)；响应于该p个控制信号中的每个接收串行比特流，并且将该串行比特流转换成可以写入到该存储单元阵列的并行比特流；以及响应于该p个控制信号中的每个从存储单元阵列接收并行比特流，并且将该并行比特流转换成串行比特流。
在本发明的示例性实施例中，一种存储器***包括：包括多个存储器器件的存储器，每个存储器器件包括存储单元阵列，每个存储器器件包括：锁相环电路，其接收外部时钟信号和反馈时钟信号，并且直接产生至少n(其中n是大于等于4的整数)个内部时钟信号，控制信号产生器电路，用于接收该至少n个内部时钟信号，并且产生p个控制信号(其中，p是大于等于3的整数)，至少一个串-并转换器，用于响应于该p个控制信号中的每个接收m(m是大于等于1的整数)个比特的串行比特流，并且将该m个比特的串行比特流转换成可以写入到该存储单元阵列的并行比特流，以及至少一个并-串转换器，用于响应于该p个控制信号中的每个从存储单元阵列接收并行比特流，并且将该并行比特流转换成串行比特流；以及存储器控制器，其向该多个存储器器件的每个的锁相环提供外部时钟信号，从而每个锁相环可以产生提供给控制信号产生电路的该至少n个内部时钟信号，并且存储器控制器向该存储器模块提供命令信号和地址信号，以便从该多个存储器器件的任一个读取并行比特流，以及向该多个存储器器件的任一个写入串行比特流。
在本发明的示例性实施例中，一种向/从包括多个存储器器件的存储器写入/读出数据的方法包括：向该多个存储器器件的每个提供外部时钟信号，从该外部时钟信号直接产生至少n(其中n是大于等于4的整数)个内部时钟信号，响应于该至少n个内部时钟信号而产生p个控制信号(其中，p是大于等于3的整数)，响应于该p个控制信号中的每个接收串行比特流并且将该串行比特流转换成可以写入到该多个存储装置每个的并行比特流，提供写命令信号和地址信号以将并行比特流写入到该多个存储装置中的至少一个中，提供读命令信号和地址信号以从该多个存储装置中的至少一个中读取并行比特流，以及响应于该p个控制信号中的每个从该多个存储器器件中的任一个接收并行比特流，并且将该并行比特流转换成串行比特流。
附图说明
由下面给出的对示例性实施例的详细描述和附图，将可以更全面地理解本发明，所述实施例和附图仅出于说明的目的给出，因而并不意欲限制本发明。
图1A图示了传统锁相环。
图1B图示了另一传统锁相环。
图2图示了传统压控振荡器。
图3A是图示传统锁相环的示例性操作的时序图。
图3B是图示另一传统锁相环的示例性操作的时序图。
图4图示了根据本发明示例性实施例的锁相环。
图5A图示了根据本发明示例性实施例的压控振荡器。
图5B是图5A的压控振荡器的示例性等效图。
图6A图示了根据本发明另一示例性实施例的压控振荡器。
图6B是图6A的压控振荡器的另一表示。
图6C是图6A的压控振荡器的示例性等效图。
图7是图示根据本发明示例性实施例的图6A的锁相环的操作的时序图。
图8A图示了根据本发明另一示例性实施例的压控振荡器。
图8B是图8A的压控振荡器的示例性等效图。
图9是图示根据本发明示例性实施例的图8A的锁相环的操作的时序图。
图10是根据本发明另一示例性实施例的压控振荡器的示例性等效图。
图11是图示根据本发明示例性实施例的图10的压控振荡器的操作的时序图。
图12是根据本发明另一示例性实施例的压控振荡器的示例性等效图。
图13是图示根据本发明示例性实施例的图12的压控振荡器的操作的时序图。
图14A图示了根据本发明示例性实施例的相位检测器。
图14B图示了根据本发明另一示例性实施例的相位检测器。
图14C是图示根据本发明示例性实施例的图14B的相位检测器的操作的时序图。
图15A图示了根据本发明示例性实施例的电荷泵和环路滤波器。
图15B是图示根据本发明示例性实施例的图15A的电荷泵和环路滤波器的操作的时序图。
图15C是图示根据本发明另一示例性实施例的图15A的电荷泵和环路滤波器的操作的时序图。
图16A图示了根据本发明示例性实施例的分频器。
图16B图示了根据本发明另一示例性实施例的分频器。
图17图示了根据本发明另一示例性实施例的锁相环。
图18图示了根据本发明另一示例性实施例的锁相环。
图19图示了根据本发明示例性实施例的数模转换器和环路滤波器。
图20图示了与传统压控振荡器的频率变化相比根据本发明示例性实施例的压控振荡器的频率变化的仿真。
图21图示了包括根据本发明示例性实施例的锁相环的存储器***。
图22图示了包括根据本发明示例性实施例的锁相环的存储器器件。
应该注意，出于描述本文示例性实施例的目的，这些附图旨在说明本发明示例性实施例的方法和装置的一般特性。不过，这些附图并非是按比例绘示的，并且可能并不精确地反映任何示例性实施例的特性，因而不应理解为定义或者限制本发明范围内的示例性实施例的属性或者取值范围。
具体实施方式
现在，将参考示出了本发明某些示例性实施例的附图来更全面地描述本发明的各种示例性实施例。
本文公开了本发明详细说明性实施例。但是，这里所公开的特定结构和功能细节出于描述本发明示例性实施例的目的仅仅是代表性的。但是，本发明可以以许多替代形式实施，而不应解释为仅局限于这里所阐述的实施例。
据此，尽管本发明的示例性实施例能够进行各种修改和具有替换形式，在附图中作为示例示出了本发明的实施例，并且将在这里对其进行详细描述。但是，应该理解，并不意欲将本发明的示例性实施例局限于所公开的特定形式，而是相反，本发明的示例性实施例意欲覆盖落入本发明范围的所有修改、等效物、替代物。在附图的所有描述中类似的标号表示类似的元件。
应该理解，尽管词语第一、第二等等或数字1、2可以用于描述各种元件，但这些元件不应受这些词语限制。这些词语仅用于区分元件。例如，第一元件可以称作第二元件，以及类似地，第二元件可以称作第一元件，而不背离本发明示例性实施例的范围。如这里所使用的，术语“和/或”包括相关联的所列项的一个或多个的任意及所有组合。
应该理解，当称一个元件被“连接”或者“耦接”到另一元件时，其可以直接连接或耦接到其它元件或者可能存在居间元件。相反，当称一个元件被“直接连接”或者“直接耦接”到另一元件时，则不存在居间元件。应该以类似的方式理解用于描述元件间关系的其它词汇(例如，“在…中间”对“直接在…中间”，“邻近”对“直接邻近”，等等)。
这里所使用的术语仅用于描述特定实施例的目的，而不意欲作为本发明示例性实施例的限制。如这里所使用的，单数形式“一”、“一个”、“该”除非上下文清楚指出，否则旨在同样包括复数形式。还应该理解，术语“包括”、“包含”当在本文中使用时指定所陈述特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
还应该注意，在某些替代性实施例中，所标记的功能/动作可能不按照描述中所指出的顺序发生。例如，取决于所涉及的功能/动作，连续描述的两个功能/动作可能实际上基本同时地被执行或者可能有时以相反地顺序被执行。
图4图示了根据本发明示例性实施例的锁相环，其可以包括相位频率检测器(PFD)10、电荷泵(CP)12、环路滤波器(LF)14、压控振荡器(VCO)16′和/或一个或多个分频器20。即使电源电压VDD相对低(例如，低于2V)，VCO16′也可以直接产生与图1A的内部时钟信号ICLK0～ICLK270对应的、多个较高频率(例如，2GHz或更高)的内部时钟信号ICLK1～ICLKn。在示例性实施例中，VCO 16′可以用超级环形振荡器(hyper ring oscillator)实现，该超级环形振荡器可以直接产生具有固定相差的多个内部时钟信号(例如，四个时钟信号或更多)。此外，根据本发明示例性实施例的VCO，例如VCO 16′，可以具有减少的芯片面积，这是因为不需要例如分频器18-1、18-2和/或20的分频器。
图5A图示了根据本发明示例性实施例的压控振荡器，其包括多个反相器I1到I6。在示例性实施例中，第一环路包括反相器I4、I5、I2和I3，第二环路包括反相器I1、I2和I3，第三环路包括I4、I6和I3。可以由从I1和I5产生的时钟信号的相位组合产生时钟ICLK0。类似地可以由诸如相位组合的原理来产生每个时钟信号ICLK90、ICLK180、ICLK270。在示例性实施例中，结点D的相位可以领先结点A的相位90°。结点C的相位可以领先结点D的相位90°。可以类似地确定每个结点的相位，使得这些结点均匀地隔开。
图5B是图5A的压控振荡器的等效图，其图示了多个反相器I1到I6和时钟ICLK0、ICLK90、ICLK180、ICLK270。在图5A和图5B的示例性实施例中，结点A和B的每个接收两个输入(I1、I5/I2、I6)并且输出一个输出(I2/I3)，而结点C和D的每个接收一个输入(I3/I4)并且输出两个输出(I1、I4/I5、I6)。
图6A图示了根据本发明示例性实施例的压控振荡器，其包括多个反相器I1到I8。在示例性实施例中，第一环路包括反相器I1、I2、I3和I4，第二环路包括反相器I1、I2和I8，第三环路包括反相器I3、I4和I7，第四环路包括反相器I2、I3和I6，第五环路包括反相器I7、和I8，第六环路包括反相器I5和I6，第七环路包括反相器I1、I5和I4。
图6B是图6A的替代形式，和图6C是图6A的压控振荡器的等效图，图示了多个反相器I1到I8和时钟ICLK0、ICLK90、ICLK180和ICLK270。在图6A和6B的示例性实施例中，结点A、B、C和D的每个接收两个输入(I1、I6/I2、I7/I3、I5/I4、I8)，并且输出一个输出(I2/I3/I4/I1)。
图7是图示根据本发明示例性实施例的、图6A的锁相环的操作的时序图。如图所示，所有内部时钟信号ICLK0～ICLK270的频率是外部时钟信号ECLK频率的两倍。结果是，即使电源电压VDD较低(例如，低于2V)，图6A的锁相环也可以在不使用分频器的情况下产生与图1A的内部时钟信号ICLK0～ICLK270对应的多个(例如，4个或更多)高频率(例如，2GHz或更高)内部时钟信号。
图8A图示了根据本发明另一示例性实施例的压控振荡器，其包括多个反相器I1到I10。可以根据诸如相位组合的原理来产生时钟信号ICLK0、ICLK72、ICLK144、ICLK216和ICLK288。在示例性实施例中，结点A-E的相位可以相差72°。
图8B是图8A的压控振荡器的示例性等效图，图示了多个反相器I1到I10和时钟信号ICLK0、ICLK72、ICLK144、ICLK216和ICLK288。在图8A和图8B的示例性实施例中，结点A-E的每个接收两个输入(I2、I6/I1、I10/I5、I9/I4、I7/I3、I8)，并且输出两个输出(I3、I7/I2、I6/I1、I6/I5、I10/I4、I9)。
图9是图示根据本发明示例性实施例的图8A的锁相环的操作的时序图。如图所示，所有五个内部时钟信号ICLK0、ICLK72、ICLK144、ICLK216、ICLK288的频率是外部时钟信号ECLK频率的两倍。结果是，即使电源电压VDD较低(例如，低于2V)，图8A的锁相环也可以在不使用分频器的情况下产生多个(例如，4个或更多)高频率(例如，2GHz或更高)的内部时钟信号。
图10是根据本发明另一示例性实施例的压控振荡器的示例性等效图，图示了多个反相器，结点A-F，以及时钟信号ICLK0、ICLK60、ICLK120、ICLK180、ICLK240和ICLK300。在示例性实施例中，结点A-F的相位可以相差60°。在图10的示例性实施例中，结点A-F的每个接收三个收入，以及输出两个输出。
图11是图示根据本发明示例性实施例的图10的压控振荡器的操作的时序图。可以根据诸如相位组合的原理来产生时钟信号ICLK0、ICLK60、ICLK120、ICLK180、ICLK240和ICLK300。如图所示，六个内部时钟信号ICLK0、ICLK60、ICLK120、ICLK180、ICLK240、ICLK300的频率是外部时钟信号ECLK频率的两倍。结果是，即使电源电压VDD较低(例如，低于2V)，图10的压控振荡器也可以在不使用分频器的情况下产生多个(例如，4个或更多)高频率(例如，2GHz或更高)的内部时钟信号。
图12是根据本发明另一示例性实施例的压控振荡器的示例性等效图，图示了多个反相器，结点A-H，以及时钟信号ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270和ICLK315。在示例性实施例中，结点A-H的相位可以相差45°。在图12的示例性实施例中，结点A-H的每个接收四个收入，以及输出三个输出。
图13是图示根据本发明示例性实施例的图12的压控振荡器的操作的时序图。可以利用诸如相位组合的原理来产生时钟信号ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270、ICLK315。如图所示，八个内部时钟信号ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270和ICLK315的频率是外部时钟信号ECLK频率的两倍。结果是，即使电源电压VDD较低(例如，低于2V)，图12的压控振荡器也可以在不使用分频器的情况下产生多个(例如，4个或更多)高频率(例如，2GHz或更高)的内部时钟信号。
如图4-13所示，根据本发明示例性实施例的VCO以及进而锁相环可以产生n个内部时钟信号，其中n是任意整数。如上所述，可以通过例如相位组合的任何技术来产生内部时钟信号。此外，内部时钟信号可以是如上概述的均匀分布的，或者如果希望的话可以是非均匀分布的。
如上面所阐述的，在本发明的示例性实施例中，锁相环电路可以包括接收控制电压并且直接产生至少n(其中，n是≥4的整数)个内部时钟信号的压控振荡器。在本发明的其它示例性实施例中，压控振荡器电路包括超级环形振荡器。
在本发明的其它示例性实施例中，压控振荡器电路产生n个内部时钟信号，其中该n个内部时钟信号的频率是外部时钟信号的倍数，并且其中该n个内部时钟信号中的至少一个用于产生反馈时钟信号。在本发明的其它示例性实施例中，所述倍数是4、8或者16。
在本发明示例性实施例中，环路滤波器电路是低通滤波器。
在本发明的其它示例性实施例中，产生n个内部时钟信号的压控振荡器包括n个结点，并且通过相位组合产生该n个内部时钟信号中的至少两个。
在本发明的其它示例性实施例中，当n＝4时，压控振荡器电路的两个结点接收(n/2)个输入，并且压控振荡器电路的两个结点接收(n/2)-1个输入。在本发明的其它示例性实施例中，当n是大于四的偶数时，压控振荡器电路的每个结点接收(n/2)个输入。在本发明的其它示例性实施例中，当n是大于四的奇数时，压控振荡器电路的每个结点接收(n-1)/2个输入。在本发明的其它示例性实施例中，当n是大于四的偶数时，超级环形振荡器包括n*(n/2)个反相器。在本发明的其它示例性实施例中，当n是大于四的奇数时，超级环形振荡器包括n*((n-1)/2)个反相器。
在本发明的示例性实施例中，n个结点中每个的相位相差360/n。
在本发明的示例性实施例中，当n＝4时，超级环形振荡器包括四个结点、六个反相器和至少三个环形电路，或者四个结点、八个反相器和至少七个环形电路。
在本发明的另一示例性实施例中，当n＝5时，超级环形振荡器包括五个结点、十个反相器和至少八个环形电路。
在本发明的另一示例性实施例中，当n＝6时，超级环形振荡器包括6个结点、18个反相器和至少8个环形电路。
在本发明的另一示例性实施例中，当n＝8时，超级环形振荡器包括8个结点、32个反相器和至少8个环形电路。
在本发明的另一示例性实施例中，控制电压小于或等于2伏，例如，1.8伏。
在本发明的另一示例性实施例中，n个内部时钟信号中的至少一个被外部时钟信号锁定。
在本发明的另一示例性实施例中，压控振荡器电路产生m*n个内部时钟信号(其中，m是大于等于2的整数)，m*n个内部时钟信号的频率是外部时钟信号频率的倍数，并且其中m*n个内部时钟信号中的至少一个用于产生反馈时钟信号。在本发明的另一示例性实施例中，该倍数是4、8或16。
在本发明的另一示例性实施例中，压控振荡器电路还包括接收控制电压并且产生n个中间内部时钟信号的压控振荡器和将该n个中间内部时钟信号分频为m*n个内部时钟信号的n个分频器。
在本发明的另一示例性实施例中，该m*n个内部时钟信号的频率是外部时钟信号频率的倍数，该n个中间内部时钟信号的频率是外部时钟信号的倍数，以及该n个中间内部时钟信号的频率是该m*n个内部时钟信号频率的倍数。
在本发明的另一示例性实施例中，压控振荡器电路不包括分频器。
在本发明的示例性实施例中，锁相环电路包括压控振荡器电路，该压控振荡器电路包括至少四个环路、接收控制电压并且产生多个内部时钟信号。
在本发明的示例性实施例中，锁相环电路包括压控振荡器电路，该压控振荡器电路产生至少n(其中，n是大于等于4的整数)个内部时钟信号，每个内部时钟信号来自独立的环路。
图14A图示了根据本发明示例性实施例的图4的相位检测器的示例。如图所示，相位检测器可以包括一个或多个触发器，例如D触发器DF1和DF2，以及与非门NA。
如图所示，D触发器DF1可以接收ECLK作为其时钟信号，D触发器DF2可以接收DCLK作为其时钟信号，并且两个D触发器DF1和DF2都可以接收Vcc作为输入信号。D触发器DF1的输出可以是UP控制信号，而D触发器DF2的输出可以是DN控制信号。UP和DN控制信号可以由与非门NA进行“与非”操作并且被返回D触发器DF1和DF2。
图14A的相位检测器可以测量外部时钟ECLK和反馈时钟DCLK之间的相位差，并且可以为电荷泵(例如，图4的电荷泵(CP)12)生成UP或DN控制信号，以便对环路滤波器(例如，图4的环路滤波器(LF)14)充电和放电。环路滤波器响应于UP或DN控制信号将控制电压(Vc)提供给VCO，例如如图4所示。
图14B图示了根据本发明另一示例性实施例的图4的相位检测器10的示例。如图所示，相位检测器可以包括一个或多个触发器，例如D触发器DF1和DF2，与门A和延迟器DL。
如图所示，D触发器DF1可以接收参考时钟R作为其时钟信号，D触发器DF2可以接收反馈时钟V作为其时钟信号，并且两个D触发器DF1和DF2都可以接收Vcc作为输入信号。D触发器DF1的输出可以是UP控制信号，而D触发器DF2的输出可以是DN控制信号。UP和DN控制信号可以由与门A进行“与”操作，由延迟器DL延迟，并且被返回到D触发器DF1和DF2。
图14C是图示根据本发明示例性实施例的图14B的相位检测器的操作的时序图。如图所示，相位检测器测量参考时钟R与反馈时钟V之间的相位偏移Θd，并且产生与该相位偏移Θd对应的控制信号Td用于相位锁定。
图15A图示了根据本发明示例性实施例的电荷泵和环路滤波器的示例，例如图4的电荷泵(CP)12和环路滤波器(LF)14。如图所示，电荷泵(CP)12可以包括一个或多个晶体管，例如P1和N1，以及环路滤波器(LF)14可以包括一个或多个电容器和/或电阻器C1、C2和R。
如图所示，P1可以通过第一电流源I1连接到VCC，并且由反相的UP控制信号UPB控制。N1可以通过第二电流源I2连接到地，并且由DN控制信号控制。从电荷泵(CP)12输出的控制电压Vc可以被提供给并联的C1和R/C2。如图所示，可以串联设置R和C2。
在例如图15B所示的示例性操作中，如果参考时钟信号(RCLK)领先于VCO(例如，上述图1A、1B、2、4、5A、6A、8A、10或12中所示VCO中的任一个)的反馈时钟信号(VCLK)，则可以把UP控制信号输出到电荷泵(CP)12。电荷泵(CP)12可以对环路滤波器(LF)14充电，以便提高(例如，渐进地)控制电压Vc的电压电平，直到在锁相环中完成了锁定操作。在示例性实施例中，环路滤波器14是低通滤波器。
在例如图15C所示的示例性操作中，如果参考时钟信号(RCLK)领先于来自VCO的反馈时钟信号(VCLK)，则可以把DN控制信号输出到电荷泵(CP)12。电荷泵(CP)12可以对环路滤波器(LF)14充电，以便降低(例如，渐进地)控制电压Vc的电压电平，直到在锁相环中完成了锁定操作。
图16A和16B图示了根据本发明示例性实施例的分频器例如图4的分频器20的示例。如图所示，分频器可以包括一个或多个触发器，例如D触发器DF3、DF4和/或DF5。
如图16A所示，D触发器DF3可以接收一个或多个内部时钟信号iclk(例如，图4的内部时钟ICLK0～ICLKn中的任一个)作为其时钟信号，其自身的输出QB作为输入信号，并且输出时钟信号oclk作为反馈时钟信号(例如，图4的反馈时钟信号DCLK)。在图16A的示例性实施例中，分频器是“被2除”分频器。例如，如果内部时钟信号iclk具有2GHz的频率，则输出时钟信号oclk具有1GHz的频率。
如图16B所示，D触发器DF4和DF5可以串联地设置。D触发器DF4可以接收一个或多个内部时钟信号iclk(例如，图4的内部时钟ICLK0～ICLKn中的任一个)作为其时钟信号，其自身的输出QB作为输入信号，并且输出时钟信号iclk′作为输出时钟信号。类似地，D触发器DF5可以接收时钟信号iclk′作为其时钟信号，其自身的输出QB作为输入信号，并且输出时钟信号oclk作为反馈时钟信号(例如，图4的反馈时钟信号DCLK)。在图16B的示例性实施例中，该分频器是“被4除”分频器。例如，如果内部时钟信号iclk具有4GHz的频率，则时钟信号iclk′具有2GHz的频率，而输出时钟信号oclk具有1GHz的频率。
图17图示了根据本发明另一示例性实施例的锁相环，其可以包括相位频率检测器(PFD)10、电荷泵(CP)12、环路滤波器(LF)14、压控振荡器(VCO)16′、一个或多个分频器18-1′、18-2′和/或一个或多个分频器20。即使电源电压VDD相对低(例如，低于2V)，VCO16′也可以直接产生与图1A的内部时钟信号ICLK0～ICLK270对应的、多个甚至更高频率(例如，4GHz或更高)的内部时钟信号。在示例性实施例中，即使电路供给电压VDD相对低(例如，低于2V)，一个或多个分频器18-1′、18-2′也可以产生多个较高频率(例如，2GHz或更高)的内部时钟信号ICLK1、ICLK1B、ICLK2、ICLK2B，…，ICLKn、ICLKnB。
在示例性实施例中，VCO 16′可以用超级环形振荡器实现，该超级环形振荡器可以直接产生具有固定相位差的多个内部时钟信号(例如，四个时钟信号或更多)。
应该注意，上面关于图4-13的锁相环讨论的各个替代和变更也适用于图17的锁相环。
尽管本发明的示例性实施例是在模拟锁相环的语境下进行说明的，例如如图4和17所示，但是，本发明的一个或多个概念也可以应用于数字锁相环，如图18所示。图18图示了根据本发明另一示例性实施例的锁相环，其可以包括相位频率检测器(PFD)10、计数器32、数模转换器(DA)34、环路滤波器(LF)36、压控振荡器(VCO)38、和/或一个或多个分频器40。
即使电源电压VDD相对低(例如，低于2V)，VCO 38也可以直接产生与图1A的内部时钟信号ICLK0～ICLK270对应的、多个较高频率(例如，2GHz或更高)的内部时钟信号。在示例性实施例中，VCO 38可以用超级环形振荡器实现，该超级环形振荡器可以直接产生具有固定相位差的多个内部时钟信号(例如，四个时钟信号或更多)。此外，根据本发明示例性实施例的VCO，例如VCO 38，可以具有减少的芯片面积，这是因为不需要例如分频器18-1、18-2的分频器。
如图所示，计数器32可以被控制来响应于UP或DN控制信号而进行向上(up)或向下(down)计数，以便增加或减少由多个位组成的计数输出信号(CNT)的值。例如，基于接收到UP信号，“1110..000”可以增加到“1111..000”，或者基于接收到DN信号“1110..000”可以减少到“1100..000”。
图19图示了根据本发明示例性实施例的、数模转换器和环路滤波器，例如图18的数模转换器(DA)34和环路滤波器(LF)36的示例。如图所示，数模转换器(DA)34可以包括：第一电路CM，其包括一个或多个晶体管，例如P2和P3；第二电路CC，其包括一个或多个晶体管，例如N3-1，…N3-i(其中，i是计数输出信号(CNT)的位数)；以及一个或多个晶体管，例如偏置晶体管N2。
如上面针对图15和环路滤波器(LF)14所示出和描述的，环路滤波器(LF)36可以包括一个或多个电容器和/或电阻器C1、C2和R。从数模转换器(DA)34输出的控制电压Vc可以被提供给并联的C1和R/C2。如图所示，可以串联设置R和C2。
提供给N2的Vbias的值维持希望的电压(例如，VCC的一半)。
在操作中，如果由多个位组成的计数输出信号(CNT)的值都为高(111..11)，则可以使所有晶体管(N3-1～N3-i)导通，从而结点a的电压处于其最低电平。在此状态下，控制电压Vc增加到其最高电平。
相反，如果CNT的值由1000..00组成，则可以使除N3-1之外所有晶体管(N3-2～N3-i)截止，从而结点a的值处于其最高电平。在此状态下，控制电压Vc降低到其最低电平。如上面所示出的，可以通过计数输出信号CNT来调节Vc的值。
请注意，上面关于图4-17的模拟锁相环所讨论的各个替代和变更也以可行的程度适用于图18的数字锁相环。
图20图示了与传统压控振荡器的频率变化(P)相比根据本发明示例性实施例的压控振荡器的频率变化(C)的仿真。如图20所示，当控制电压Vc是1.43V时，可以从根据本发明示例性实施例的VCO直接产生2GHz的内部时钟(例如，图4的ICLK0、ICLK90、ICLK180、ICLK270)。但是，为了在传统的PLL中产生2GHz的内部时钟，传统的VCO必须输出4GHz的时钟信号(例如，图1A的CLK、CLKB)，这需要超出1.8V的控制电压Vc。因而，使用具有传统VCO的传统OLL，难于在低功率半导体装置(低于1.8V)中输出较高频率的内部时钟信号。
图21图示了根据本发明示例性实施例的存储器***的示例，图22图示了包括相关控制逻辑的存储器器件例如图21的存储器器件200-1的示例。更具体地说，图21和22的存储器模块200可以包括一个或多个上面结合图4-19描述的锁相环作为锁相环24。
如图所示，根据本发明示例性实施例的存储器***可以包括存储器控制器100和存储器模块200。存储器模块200进一步可以包括多个存储器器件200-1、200-2、200-x，其可以例如由DRAM实现。
存储器控制器100可以向存储器模块200输出外部时钟信号ECLK、一个或多个命令信号COM、一个或多个地址信号ADD、和/或一个或多个数据信号DATA。
存储器模块200也可以向存储器控制器100输出一个或多个数据信号DATA。在图21所示的示例中，一个或多个数据信号DATA可以由2n比特的串行流组成，由[1:2n]DATA11到[1:2n]DATAxj表示。如图21所示，存储器器件200-1可以接收外部时钟信号ECLK、一个或多个命令信号COM、一个或多个外部地址信号ADD和DATA信号DATA11到DATA1j。类似地，存储器器件200-2可以接收外部时钟信号ECLK、一个或多个命令信号COM、一个或多个外部地址信号ADD和DATA信号DATA21到DATA2j，并且存储器器件200-x可以接收外部时钟信号ECLK、一个或多个命令信号COM、一个或多个地址信号ADD和DATA信号DATAx1到DATAxj。
如图所示，在图21的示例性存储器***中，每个存储器器件200-1、200-2、200-x可以在外部时钟信号ECLK的一个时钟周期期间接收或输出由串行2n比特组成的DATA。此外，同时可以写入或读取j比特的DATA。
如图22所示，相关控制逻辑可以包括地址缓冲器(ADD BUF)10、命令译码器(COM DEC)12、一个或多个串-并转换器14-1到14-j(j对应于图1A中的j)、一个或多个并-串转换器16-1到16-j、存储单元阵列18、行译码器20、列译码器22、PLL 24、和/或控制信号产生电路(CSG Ckt.)26。地址缓冲器(ADDBUF)10可以接收一个或多个外部输入地址(ADD)以产生行地址(RA)，其响应于激活命令信号(ACT)被提供给行译码器20。
行译码器20可以激活与从多个行地址缓冲器产生的多个行地址对应的主字线使能信号(MWE)，从而可以选择存储单元阵列18中希望的字线(未示出)。地址缓冲器(ADD BUF)10也可以产生列地址(CA)，其响应于从一个或多个命令信号COM译码得到的读命令(RE)或写命令(WE)被提供给列译码器22。
列译码器22可以接收多个列地址以激活对应的列选择线(CSL)。响应于所选择的CSL可以选择存储单元阵列18的多个位线，从而可以向/从所选择的存储单元写入/读取多个数据。
如上面所阐述的，命令译码器12可以在接收多个外部命令信号(COM)例如RASB、CASB、WEB等之后产生激活命令、读命令和写命令。
每个串-并转换器(14-1到14-j)可以接收由2n比特数据组成的串行数据DATA，并且响应于写命令信号(WE)和多个控制信号(P(1)～P(2n))而通过2n数据总线线路同时向存储单元阵列18输出2n比特并行数据。如果数据输入/数据输出管脚(DQ)的数目是j，则串-并转换器的数目也是j。此外，每个串-并转换器(14-1到14-j)可以经由2n个数据总线线路耦接到存储单元阵列18。
每个并-串转换器(16-1到16-j)可以并行接收来自存储单元阵列18的2n比特数据，并且响应于读命令信号(RE)和多个控制信号(P(1)～P(2n))而输出2n比特串行数据。如果数据输入/数据输出管脚(DQ)的数目是j，则串-并转换器的数目也是j。
锁相环24可以接收外部时钟信号ECLK，并且执行锁定操作以输出被ECLK锁定的内部时钟信号CLK1。在完成锁定操作之后，锁相环可以向控制信号产生电路(CSG Ckt.)26输出多个内部时钟信号(CLK1～CLK1)。控制信号产生电路(CSG Ckt.)26可以产生多个控制信号(P(1)～P(2n))。
对本领域技术人员来说很清楚，可以对上述示例性实施例进行其它改变和修改而不背离本发明的范围，本发明希望包含在上述描述中的所有主题应从说明性而非限制性的含义上来理解。
本申请要求于2005年6月21日提交的韩国专利申请第2005-0053652的权益，其全部内容通过引用合并于此。

Claims (33)

1.一种锁相环电路，包括：
相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；
环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及
压控振荡器电路，其接收控制电压，并且直接产生至少n个内部时钟信号，其中n是大于等于4的整数。
2.如权利要求1所述的锁相环电路，其中，所述压控振荡器电路包括超级环形振荡器。
3.如权利要求1所述的锁相环电路，其中，所述压控振荡器电路产生n个内部时钟信号，其中该n个内部时钟信号的频率是该外部时钟信号的频率的倍数，以及其中该n个内部时钟信号中的至少一个用于产生反馈时钟信号。
4.如权利要求3所述的锁相环电路，还包括：
分频器，其对该n个内部时钟信号中的至少一个进行分频，以产生该反馈时钟信号。
5.如权利要求4所述的锁相环电路，其中，所述分频器包括至少一个D触发器。
6.如权利要求1所述的锁相环电路，其中，所述环路滤波器电路是模拟环路滤波器电路。
7.如权利要求6所述的锁相环电路，其中，所述环路滤波器电路包括电荷泵和低通滤波器，该电荷泵对低通滤波器充电和放电以控制控制电压的电平，直到在锁相环电路中完成锁定操作。
8.如权利要求1所述的锁相环电路，其中，所述产生n个内部时钟信号的压控振荡器电路包括n个结点，并且通过相位组合产生该n个内部时钟信号中的至少两个。
9.如权利要求8所述的锁相环电路，其中，当n＝4时，该压控振荡器电路的两个结点接收(n/2)个输入，并且该压控振荡器电路的两个结点接收(n/2)-1个输入。
10.如权利要求8所述的锁相环电路，其中，当n是大于4的偶数时，该压控振荡器电路的每个结点接收(n/2)个输入。
11.如权利要求8所述的锁相环电路，其中，当n是大于4的奇数时，该压控振荡器电路的每个结点接收(n-1)/2个输入。
12.如权利要求8所述的锁相环电路，其中，当n是大于4的偶数时，该压控振荡器包括n*(n/2)个反相器。
13.如权利要求8所述的锁相环电路，其中，当n是大于4的奇数时，该压控振荡器包括n*((n-1)/2)个反相器。
14.如权利要求8所述的锁相环电路，其中，该n个结点中每个的相位相差360/n。
15.如权利要求10所述的锁相环电路，其中，n＝4，该振荡器包括4个结点，6个反相器，以及至少3个环路电路。
16.如权利要求10所述的锁相环电路，其中，n＝4，该振荡器包括4个结点，8个反相器，以及至少7个环路电路。
17.如权利要求10所述的锁相环电路，其中，n＝5，该振荡器包括5个结点，10个反相器，以及至少8个环路电路。
18.如权利要求10所述的锁相环电路，其中，n＝6，该振荡器包括6个结点，18个反相器，以及至少8个环路电路。
19.如权利要求10所述的锁相环电路，其中，n＝8，该振荡器包括8个结点，32个反相器，以及至少8个环路电路。
20.如权利要求1所述的锁相环电路，其中，该n个内部时钟信号中的至少一个被外部时钟信号锁定。
21.如权利要求1所述的锁相环电路，其中，该压控振荡器电路产生m*n个内部时钟信号，其中m是大于等于2的整数，该m*n个内部时钟信号的频率是该外部时钟信号频率的倍数，并且其中该m*n个内部时钟信号中的至少一个用于产生反馈时钟信号。
22.如权利要求21所述的锁相环电路，其中，该压控振荡器电路还包括：
压控振荡器，其接收控制电压并且产生n个中间内部时钟信号，以及
分频器，其将该n个中间内部时钟信号分频为该m*n个内部时钟信号。
23.如权利要求22所述的锁相环电路，其中，该m*n个内部时钟信号的频率是该外部时钟信号频率的倍数，该n个中间内部时钟信号的频率是该外部时钟信号频率的倍数，并且该n个中间内部时钟信号的频率是该m*n个内部时钟信号的频率的倍数。
24.一种锁相环电路，包括：
相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；
环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压，并且包括计数器、数模转换器、环路滤波器，该计数器响应于该上升信号进行向上计数并且响应于该下降信号进行向下计数，以控制控制电压的电平直到锁相环电路中完成锁定操作；以及
压控振荡器电路，其接收控制电压，并且直接产生至少n个内部时钟信号，其中n是大于等于4的整数。
25.如权利要求24所述的锁相环电路，其中，该压控振荡器电路产生m*n个内部时钟信号，其中m是大于等于2的整数，该m*n个内部时钟信号的频率是该外部时钟信号频率的倍数，并且其中该m*n个内部时钟信号中的至少一个用于产生反馈时钟信号。
26.如权利要求25所述的锁相环电路，该压控振荡器电路还包括：
压控振荡器，其接收控制电压并且产生n个中间内部时钟信号，以及
n个分频器，其将该n个中间内部时钟信号分频为该m*n个内部时钟信号。
27.如权利要求26所述的锁相环电路，其中，该m*n个内部时钟信号的频率是该外部时钟信号频率的倍数，该n个中间内部时钟信号的频率是该外部时钟信号频率的倍数，并且该n个中间内部时钟信号的频率是该m*n个内部时钟信号的频率的倍数。
28.如权利要求3所述的锁相环电路，其中，该压控振荡器电路不包括分频器。
29.一种将反馈时钟信号的相位锁定到外部时钟信号的方法，包括：
接收外部时钟信号和反馈时钟信号；
当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；
响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；
直接产生至少n个内部时钟信号，其中n是大于等于4的整数；以及
从该n个内部时钟信号中的至少一个中产生反馈时钟信号。
30.一种锁相环电路，包括：
相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；
环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及
压控振荡器电路，其包括至少四个环路，用于接收控制电压，并且产生多个内部时钟信号。
31.一种将反馈时钟信号的相位锁定到外部时钟信号的方法，包括：
接收外部时钟信号和反馈时钟信号；
当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；
响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及
产生至少n个内部时钟信号，每个内部时钟信号来自单独的环路，其中n是大于等于4的整数。
32.一种存储器器件，包括：
存储单元阵列；
锁相环电路，其接收外部时钟信号和反馈时钟信号，并且至少包括直接产生至少n个内部时钟信号的压控振荡器，其中n是大于等于4的整数；
控制信号产生器电路，用于接收该至少n个内部时钟信号，并且产生p个控制信号，其中p是大于等于2的整数；
至少一个串-并转换器，用于响应于该p个控制信号中的每个接收串行比特流，并且将该串行比特流转换成可以写入到该存储单元阵列的并行比特流；以及
至少一个并-串转换器，用于响应于该p个控制信号中的每个从存储单元阵列接收并行比特流，并且将该并行比特流转换成串行比特流。
33.一种存储器***，包括：
包括多个存储器器件的存储器模块，每个存储器器件包括存储单元阵列，每个存储器器件包括：
锁相环电路，其接收外部时钟信号和反馈时钟信号，并且至少包括直接产生至少n个内部时钟信号的压控振荡器，其中n是大于等于4的整数，
控制信号产生器电路，用于接收该至少n个内部时钟信号，并且产生p个控制信号，其中p是大于等于2的整数，
至少一个串-并转换器，用于响应于该p个控制信号中的每个接收m个比特的串行比特流，m是大于等于1的整数，并且将该m个比特的串行比特流转换成可以写入到该存储单元阵列的并行比特流，以及
至少一个并-串转换器，用于响应于该p个控制信号中的每个从存储单元阵列接收并行比特流，并且将该并行比特流转换成串行比特流；以及
存储器控制器，其向该多个存储器器件的每个的锁相环提供外部时钟信号，并且向该存储器模块提供命令信号和地址信号。
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