CN1875438A - 叠层型电阻元件 - Google Patents
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Abstract
一种可微调电阻值的多层电阻元件。该多层电阻元件包括具有第一组内部电极(27a,27b)和第二组内部电极(24a,24b,25a,25b)的多层烧结体(23)。第一组内部电极具有彼此相对的内部电极(24b,25a),在其中放置了陶瓷电阻层。在与内部电极(24b,25a)相对的部分形成了电阻单元。电阻单元的一端与第一外部电极(29)相连接,而另一端与第二外部电极(30)相连接。第二组内部电极具有数对内部电极(27a,27b),它们的内部端在多层烧结结构体内的同一平面上彼此相对,在内部端之间具有规定了的间隙。在数对内部电极(27a,27b)之间的数对间隙在从多层烧结体的层叠方向看时处于相同的位置。
Description
(1)技术领域
本发明涉及叠层型电阻元件,尤其涉及内部电极设置在叠层烧结体内部以使能够微调电阻值的叠层型电阻元件。
(2)背景技术
迄今,诸如PTC热敏电阻和NTC热敏电阻之类的电阻元件已经用于温度补偿和温度检测。在这样的电阻元件中,有一种可安装在印刷电路板等上面的叠层型电阻元件。下文中,将描述有关叠层型电阻元件的例子。
图7是示出其中电阻元件为NTC热敏电阻的第一有关实例的剖视图。
在图7示出的层叠型热敏电阻1中,第一内部电极4a和4b以及第二内部电极5a和5b设置在叠层烧结体3内部,在叠层烧结体3中,多个热敏电阻层2被整体烧结。外部电极7和8设置在外表面,更具体地说,设置在叠层烧结体3的两端。
第一内部电极4a的一端和第二内部电极5a的一端在同一平面上相互面对,在它们之间具有间隙6a。第一内部电极4a的另一端与外部电极7电气连接,并且第二内部电极4b的另一端与外部电极8电气连接。
此外,第一内部电极4b的一端和第二内部电极5b的一端在同一平面上相互面对,在它们之间具有间隙6b。第一内部电极4b的另一端与外部电极7电气连接,并且第二内部电极5b的另一端与外部电极8电气连接。
在叠层烧结体3内,间隙6a和6b沿着多个热敏电阻层2叠层的方向交替设置。此外,间隙6a和6b排列在与叠层烧结体3的叠层方向基本垂直的方向。
图8是示出第二有关实例的剖视图,并且与图7具有相同的方式,该电阻元件是NTC热敏电阻。
在图8示出的叠层NTC热敏电阻11中,第一内部电极14和第二内部电极14b设置在叠层烧结体13内部,在叠层烧结体3中,多个热敏电阻层12被整体烧结。此外,设置了内部电极16以使经由热敏电阻层12面向第一内部电极14a和第二内部电极14b。外部电极17和18设置在叠层烧结体12外表面,更具体地说,设置在两端部分。
将第一内部电极14a的一端和第二内部电极14b的一端设置成在同一平面上相互面对,并在它们之间具有间隙15。第一内部电极4a的另一端与外部电极17电气连接,并且第二内部电极14b的另一端与外部电极18电气连接。
内部电极16是不连接型内部电极,其两端没有向外延伸到叠层烧结体13的外表面,并且没有与外部电极17和18相连接。
第一有关叠层型电阻元件的电阻值由第一内部电极4a和第二内部电极5a之间的间隙6a的尺寸、第一内部电极4b和第二内部电极5b之间的间隙6b的尺寸、以及第一内部电极4a和第二内部电极5b之间的重叠区域及它们之间的间隔来确定。
此外,第二有关叠层型电阻元件的电阻值由第一内部电极14a和第二内部电极14b之间的间隙15的尺寸、第一内部电极14a和不连接型电极16之间的重叠区域及它们之间的间隔、以及第二内部电极14b和不连接型电极16之间的重叠区域及它们之间的间隔来确定。
在第2000-124008号日本未审查专利申请说明书中,揭示了第三有关叠层型电阻元件。在第2000-124008号日本未审查专利申请说明书揭示的电阻元件中,在负特性热敏电阻元件内部,设置了第一和第二内部电极以使它们位于彼此的上部,在它们之间是热敏电阻元件层,一个内部电极向外延伸到负特性热敏电阻元件的一端,另一个内部电极向外延伸到另一端。然后,第一和第二外部电极排列在热敏电阻元件的两端。此外,由不同于确定热敏电阻元件的材料的电阻材料制成的电阻层叠层在热敏电阻元件的上面。然后,将一对内部电极设置在电阻层内部,每个电极的一端与另一个电极的一端相对,在同一平面上在它们之间具有间隙。内部电极中的一个与第一外部电极电气连接,而另一个与第二外部电极电气连接。
这里,不仅通过调节上述电阻层的材料特性和形状,而且通过调节谐振层内一对电极的图形可设置电阻值。由此,能够增加设置电阻值的自由度。
此外,在第6-34201号日本未审查实用新型注册申请说明书中,揭示了根据第四个实例作为叠层型电阻元件的NTC热敏电阻。即,在叠层型电阻器内部设置了多对内部电极,一对电极中的一个的内部端在同一平面上具有间隙地面向另一个的内部端的NTC热敏电阻。这里,在每对内部电极中,一个内部电极与设置在电阻器一端表面上的第一外部电极电气连接,而另一个内部电极与设置在电阻器另一端表面上的第二外部电极电气连接。然后,当从垂直于电阻器上表面的方向看时,在多对电极的每一个中,一个内部电极和另一个内部电极被设置成没有位于彼此的上部。在该NTC热敏元件中,由于电阻值由设置于同一平面上的一对内部电极之间间隙的尺寸来确定,有可能降低电阻值的变化。
当在第一和第二叠层型电阻元件中调节电阻值时,可增加和减少每一内部电极的叠层数量。但是,在调节电阻值的情况下,在第一有关实例中,由于经由热敏电阻层2彼此相对的内部电极4a、4b、5a和5b的数量增加或减少,电阻值变化的范围较宽且微调电阻值较困难。在第二有关实施例中,经由热敏电阻12彼此相对的内部电极14a、14b与内部电极16制成的单元的数量增加或减少。因此,电阻值的变化范围也较宽,并且微调电阻值也较难。
另一方面,在第三有关实例的叠层型电阻元件中,由于电阻层由使用不同于负特性热敏电阻元件的材料制成,制造工艺变得复杂,自然,成本也就得增加。此外,由于要求电阻层的厚度充分小于热敏电阻元件的厚度,电阻器和内部电极的设计自然受限。因此,减小电阻和微调电阻值是困难的。
此外,在上述第6-34201号日本未审查实用新型注册申请说明书描述的NTC热敏电阻中,尽管能够降低电阻值的变化,电阻值的减小受到限制。当设置于同一平面上的每对内部电极之间的间隙减小时,有可能降低电阻值。但是,当间隙减小时,由于更有可能发生短路,电阻的降低受到限制。
(3)发明内容
为克服上述问题,本发明的较佳实施例具有如下结构的叠层型电阻元件,其中使用具有内部电极的叠层型烧结体可对叠层型电阻元件的电阻值进行微调。
根据本发明的较佳实施例,可提供包括具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体、和排列在该叠层烧结体外表面上的第一外部电极和第二外部电极的叠层型电阻元件。在该叠层型电阻元件中,多个内部电极包括第一组的多个内部电极和第二组的多个内部电极,第一组的多个内部电极包括电阻单元,在该电阻单元中至少两个内部电极被设置成经由陶瓷电阻层互相面对,电阻单元的一端与第一外部电极电气连接,另一端与第二外部电极电气连接。第二组的内部电极包括多对内部电极,每个内部电极的一端与另一个内部电极的一端在叠层烧结体内的同一平面上相对,并且在两端之间具有间隙,每一对电极的一个内部电极与第一外部电极电气连接,而另一个内部电极与第二外部电极电气连接。
在根据本优选实施例的叠层型元件的特定的优选实施例中,第二组的多个间隙在叠层烧结体中被排列成沿叠层方向位于彼此的上部。
在根据本发明叠层型电阻元件的另一个特定较佳实施例中,第一组的每个内部电极包括与第一外部电极电气连接的第一分离内部电极和与第二外部电极电气连接的第二分离内部电极,并且第一分离内部电极的一端和第二分离内部电极的一端在同一平面上互相面对,且在它们之间具有间隙。关于第二内部电极组的每对内部电极,在与第一外部电极电气连接的内部电极作为第三内部电极和与第二外部电极电气连接的另一个内部电极作为第四内部电极时,第一组最上面的间隙与第二组最下面的间隙对齐。
在本发明中,可对上述第一组的内部电极的结构做不同修改。
即,在本发明另一个特定的较佳实施例中,多对第一和第二分离内部电极被叠层,并且当从叠层方向的一侧看时,相邻对电极的间隙沿叠层方向设置在不同的位置。
此外,在根据本发明的叠层型电阻元件的另一个特定优选实施例中,在第一组的内部电极中,还提供了经由陶瓷电阻层设置在第一和第二分离内部电极上部的不连接型内部电极。
在根据本发明的叠层型电阻元件的另一个特定优选实施例中,第一组的内部电极包括与第一外部电极电气连接的第一内部电极和与第二外部电极电气连接的第二内部电极,并且第一和第二内部电极设置成经由设置于它们之间的陶瓷层位于彼此的上部。
上述三种第一内部电极结构互不相同的叠层型电阻元件可描述为下文的第一到第三优选实施例。
作为本发明第一优选实施例的叠层型电阻元件包括具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体、和设置在该叠层烧结体外表面上的第一外部电极和第二外部电极。在该叠层型电阻元件中,多个内部电极包括第一组的多个内部电极和第二组的多个内部电极,其中第一组的多个内部电极的每一个包括第一内部电极和第二内部电极,每个电极的一端被排列成与另一个电极的一端在叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且另一端分别与第一外部电极和第二外部电极连接,从叠层烧结体的叠层方向看时,第一和第二内部电极之间的相邻间隙沿叠层烧结体的叠层方向排列在不同位置。第二组的内部电极包括第三内部电极和第四内部电极,每个电极的一端与另一个电极的一端在叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且另一端分别与第一外部电极和第二外部电气连接,第三内部电极和第四内部电极之间的间隙沿叠层烧结体的叠层方向处于相同的位置。
此外,用于解决上述问题的第二优选实施例是包括具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体、和设置在该叠层烧结体外表面上的第一外部电极和第二外部电极的叠层型电阻元件。在该叠层型电阻元件中,多个内部电极包括第一组的多个内部电极和第二组的多个内部电极,其中第一组的多个内部电极的每一个包括第一内部电极和第二内部电极,每个电极的一端被排列成与另一个电极的一端在叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且另一端分别与第一外部电极和第二外部电极连接,不连接型内部电极沿叠层烧结体的叠层方向经由陶瓷电阻层排列成位于第一内部电极和第二内部电极的上部,并且不与第一和第二外部电极相连接。第二组的多个内部电极的每一个包括第三内部电极和第四内部电极,每个电极的一端与另一个电极的一端在叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且另一端分别与第一外部电极和第二外部电气连接,第三内部电极和第四内部电极之间的间隙沿叠层烧结体的叠层方向处于相同的位置。
第三优选实施例的叠层型电阻元件包括具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体、和设置在该叠层烧结体外表面上的第一外部电极和第二外部电极。在该叠层型电阻元件中,多个内部电极包括第一组的多个内部电极和第二组的多个内部电极,其中第一组的多个内部电极的每一个包括与第一外部电极相连接的第一内部电极和与第二外部电极相连接的第二内部电极,它们经由陶瓷电阻层彼此相对。第二组的多个内部电极的每一个包括第三内部电极和第四内部电极,每个电极的一端与另一个电极的一端在叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且另一端分别与第一外部电极和第二外部电极连接,第三内部电极和第四内部电极之间的间隙沿叠层烧结体的叠层方向处于相同的位置。
在本发明优选实施例的叠层型电阻元件中,通过在叠层烧结体内提供第二组的内部电极可对电阻值做出微调。即,在确定第二组的内部电极多对内部电极中,每对内部电极设置在叠层烧结体内的同一平面上并且在电极之间具有间隙。由于由间隙确定的电阻值较小,通过改变多对内部电极的间隙尺寸和多对电极的对数,可对叠层型电阻元件的电阻值做出微调。即,通过调节第二组内部电极所处的部分而不会很大影响第一组内部电极所处的部分所确定的电阻值,可对电阻值做出微调。
此外,由于可设计叠层烧结体,即,用叠层陶瓷电阻层和内部电极的技术相同的工艺来设计和设置电阻值,可以容易地对电阻值做出微调。
参照附图,根据下面对本发明多个优选实施例的详细描述,本发明的其它特征、元件、步骤、特性和优点将变得更加明显。
(4)附图说明
图1是示出本发明的叠层型电阻元件的第一优选实施例的剖视图。
图2是示出本发明的叠层型电阻元件的第二优选实施例的剖视图。
图3是示出本发明的叠层型电阻元件的第三优选实施例的剖视图。
图4是示出叠层型电阻元件的修改实例的前视剖面图,用于描述通过使用本发明的叠层型电阻元件来对电阻值做出微调的处理。
图5是通过增加图4中示出的叠层型电阻元件的第二组内部电极的叠层数量而获得的叠层型电阻元件的前视剖面图。
图6是通过减少图4中示出的叠层型电阻元件的第二组内部电极的叠层数量而获得的叠层型电阻元件的前视剖面图。
图7是示出有关叠层型电阻元件的第一实例的剖面图。
图8是示出有关叠层型电阻元件的第二实例的剖面图。
(5)具体实施方式
图1是示出叠层型电阻元件的第一优选实施例的剖面图。
在图1中示出的叠层型电阻元件21包括其中叠层并整体地烧结了作为多个陶瓷电阻层的多个NTC热敏电阻层22的叠层烧结体23。第一内部电极24a和24b以及第二内部电极25a和25b设置在叠层烧结体23的内部。外部电极29和30设置在外表面上,具体地说,设置在叠层烧结体23的两端。
作为第一分离内部电极的第一内部电极24a和作为第二分离内部电极的第二内部电极25a以这样的方式来设置,即内部电极24a的一端和内部电极25a的一端在同一平面上彼此相对,且在它们之间具有间隙26a。第一内部电极24a的另一端与外部电极29电气连接,并且第二内部电极25a的另一端与外部电极30电气连接。
此外,在同一平面上的电极被视为统一的电极时,分离的内部电极表示一个电极被间隙分隔开。例如,内部电极24a和内部电极25a被认为是在同一平面上的统一的电极,并且将用间隙分隔的各电极分别称为分离内部电极24a和分离内部电极25a。此外,例如,在内部电极25a和内部电极24b经由热敏电阻层位于彼此的上部时,可将内部电极25a简称为内部电极。
此外,作为分离内部电极的第一内部电极24b和第二内部电极25b以这样的方式来设置,即内部电极24b的一端和内部电极25b的一端在同一平面上彼此相对,且在它们之间具有间隙26b。第一内部电极24b的另一端与外部电极29电气连接,并且第二内部电极25b的另一端与外部电极30电气连接。
间隙26a和26b设置在烧结体23的内部,并且沿着多个热敏电阻22的叠层方向相互跟随。此外,将间隙26a和26b排列成在垂直于烧结体23叠层方向的方向的不同位置,并且在烧结体23的两端连接的方向。上述第一内部电极24a和24b的结构对应于本发明的第一内部电极组A。这里是构建的电阻单元,其中两个内部电极24b和24b排列在内部电极25a的上面和下面,以致与内部电极25a具有重叠部分。电阻单元的一端与第一外部电极29相连接,而另一端与第二外部电极30相连接。此外,在本发明的优选实施例中,在第一内部电极组A的上述电阻单元中,内部电极24b和24b以及内部电极25a,即,三个内部电极放置在彼此的上部,并且在它们之间设置有热敏电阻层。但是,在本发明的优选实施例中,由于具有至少两个经由陶瓷电阻层彼此相对的内部电极是足够的,经由陶瓷电阻层彼此相对的内部电极的叠层数量不受特定限制。
叠层型热敏电阻21还包括下面的结构。即,在烧结体23内部,在第一内部电极组A的上面设有第二内部电极组B。
第二内部电极组B具有下面的结构。第三内部电极27a和第四内部电极27b设置在叠层烧结体23的内部,在叠层烧结体23中多个热敏电阻层22被整体烧结。第三内部电极27a和第四内部电极27b以这样的方式来排列,即内部电极27a的一端和内部电极27b的一端彼此相对排列在同一平面上,并且在它们之间具有间隙28。第三内部电极27a的另一端与外部电极29电气连接,且第四内部电极27b的另一端与外部电极30电气连接。
当从多个热敏电阻层22的叠层方向的一端看时,例如,从叠层烧结体23的内部上面看时,第二内部电极组B的间隙28设置在相同的位置。
此外,当从热敏电阻层的叠层方向的一端看时,间隙28设置在不同于第一内部电极组A的间隙26a的位置。更具体地说,设置在连接叠层烧结体23的两端的方向的不同位置。此外,在图1所示的第二内部电极组B中,由第三内部电极27a和第四内部电极27b组成的三组电极放置在彼此的上部,但是组合的层数可根据目标电阻值来设计。此外,在图1中,位于第一内部电极组A和第二内部电极组B之间的NTC热敏电阻层22a优选大于另一热敏电阻层22的厚度,但是也可使它们的厚度相同。
在根据第一优选实施例的叠层电阻元件中,用下面的方式来确定电阻值。即,在第一内部电极组A中,分别由第一内部电极24a和25a之间以及第二内部电极24b和25b之间的间隙26a和26b的尺寸、以及第一内部电极24a和第二内部电极25b之间的重叠区域和间隔来确定电阻值。此外,在第二内部电极组B中,由第三内部电极27a和第四内部电极27b之间的间隙28来确定电阻值。因此,叠层型电阻元件的电阻值变为第一内部电极组A和第二内部电极组B的电阻值的合成电阻值。在第二内部电极组B中,尽管由间隙28的尺寸来确定电阻值,但由间隙28产生的电阻值较小。
此外,在第一较佳实施例中,由于三组内部电极27和内部电极27b在内部电极组B中叠层,当从叠层方向的一端看时,三个间隙28在热敏电阻层22的叠层方向彼此跟随,并设置成位于彼此的上部。即,间隙28和28经由一层热敏电阻层22彼此相对。用这种方式,由于多个间隙28设置在第二内部电极组B中、并且多个间隙被设置成位于彼此的上部,不仅由一个间隙28的尺寸建立的电阻值较小,而且由多个间隙28之间的间隔所确定的第二内部电极组B的电阻值也较小。因此,利用第二内部电极组对整个叠层型电阻元件的电阻值做出微调成为可能。
此外,在第一较佳实施例的叠层型热敏电阻21中,不仅可以用上述方式对电阻值做出微调,而且具有能够更精确地对电阻值做出微调的优点。即,在第一优选实施例的叠层型热敏电阻21中,将第一内部电极组第一内部电极24b和第二内部电极25b之间的间隙26b与第二内部电极组第三内部电极27a和第四内部电极27b之间的间隙28设置成在相同的位置,即,当从叠层方向看时,位于彼此的上部,间隙26b和间隙28经由热敏电阻层22a彼此跟随。为了更清楚地将其示出,在图1中,对间隙给出标号X和Y,当从上述叠层方向看时,可使间隙在形同的位置彼此接近。
在图1中已经清楚,当从叠层方向看时,第一内部电极组的间隙26b的最靠近第二内部电极组的间隙X和第二内部电极组的间隙28的最靠近第一内部电极组的间隙Y设置在相同的位置。
这意味着,用于确定间隙X的第一内部电极24b和第二内部电极25b能够与用于确定间隙Y的第三内部电极27a和第四内部电极27b制成相同的形状。在本优选实施例中,由于从叠层方向的一侧看时,在热敏电阻层22的上表面上的内部电极图形与下表面上的内部电极图形相同,并且间隙X和Y在相同的位置,所以能够对电阻值做出更精确的微调。这是因为在第一内部电极组中确定间隙X的内部电极24b和25b的里端和在第二内部电极组中确定间隙Y的第三和第四内部电极27a和27b的里端在位置上是统一的,因此电流路径变得统一,并且能够更多地减少电阻值的变化。
因此,当第一内部电极组和第二内部电极组在叠层方向平行设置且上述间隙彼此靠近地设置在第一内部电极组和第二内部电极组的内部电极中时,理想的是,当从叠层方向看时,在相同的位置设置间隙,即,将间隙设置成位于彼此的上部。
但是,在本优选实施例中,不需要将第二内部电极组平行地放置在第一电极组的上面或下面,并且第一内部电极组可设置在提供第二内部电极组的部分。
图2是叠层型电阻元件的第二较佳实施例的剖面图。
叠层型电阻元件31优选包括叠层烧结体33,在叠层烧结体中,多个NTC热敏元件层32被叠层并整体烧结。第一内部电极34a和第二内部电极34b包括在叠层烧结体33中。此外,将内部电极36排列成经由热敏电阻层32面向第一内部电极34a和第二内部电极34b。外部电极39和40设置在叠层烧结体33的外表面上,具体地说,在其两端。
将作为分离内部电极的第一内部电极34a的一端和作为分离内部电极的第二内部电极34b的一端在叠层烧结体33内排列成在同一平面上彼此相对,且在它们之间具有间隙35。第一内部电极34a的另一端与外部电极39电气连接,并且第二内部电极34b的另一端与外部电极40电气连接。
内部电极36是不与外部电极39和40电气连接的不连接型内部电极,在36中两端不延伸到叠层烧结体33的外表面。具有第一内部电极34a、第二内部电极34b、和不连接型内部电极36的结构对应于本优选实施例的第一内部电极组C。
此外,在第一内部电极组C中,第一内部电极34a和第二内部电极34b以及不连接型电极36经由热敏电阻层位于彼此的上部。即,产生了具有内部电极34a、34b和不连接型电极36的电阻单元。电阻单元的一端与第一外部电极39相连接,且另一端与第二外部电极40相连接。
此外,同样在本优选实施例中,使至少两个内部电极设置成位于彼此的上部且在它们之间具有热敏电阻层是足够的,即,夹在内部电极之间的陶瓷电阻层的数量是一个或多个且数量不受特定限制是足够的。
叠层型热敏电阻31还包括下面的结构。即,将第二内部电极组D设置在叠层烧结体33的内部以靠近第一电极组C。
第二内部电极组D包括下面的结构。第三内部电极37a和第四内部电极37b包括在叠层烧结体33的内部,在叠层烧结体33中叠层并整体地烧结了多个热敏电阻层32。在叠层烧结体33内第三内部电极37a的一端和第四内部电极37b的一端在同一平面上彼此相对,且在它们之间具有间隙38。第三内部电极37a的另一端与外部电极39电气连接,并且第四内部电极37b的另一端与外部电极40电气连接。
第二内部电极组D的间隙38沿着叠层烧结体33内多个热敏电阻层32的叠层方向相同的位置上排列。图2所示的间隙38排列成离叠层烧结体33两端的距离基本相同,即,基本上位于中间。此外,间隙38优选排列在当从热敏电阻层32的方向看时与第一内部电极组C的间隙35相同的位置,更具体地说,排列在叠层烧结体33的两端的连接方向的相同位置,但是间隙38也可排列在不同位置。此外,在图2所示的第二内部电极组D中,尽管第三内部电极37a和第四内部电极37b设有三层,可根据目标电阻值的数量来设计层的数量。此外,在图2中,尽管优选在第一内部电极组C和第二内部电极组D之间存在的NTC热敏电阻层32a的厚度大于NTC热敏电阻层32的厚度,它们的厚度也可以相同。
在根据第二优选实施例的叠层型电阻元件中,以下面的方式来确定电阻值。即,在第一内部电极组C中,电阻值由第一内部电极34a和第二内部电极34b之间的间隙35的尺寸、第一内部电极34a和不连接型内部电极36的重叠区域及二者的间隔、以及第二内部电极34b和不连接型内部电极36的重叠区域及二者的间隔来确定。此外,在第二内部电极组D中,电阻值由第三内部电极37a和第四内部电极37b之间的间隙38的尺寸来确定。因此,叠层型电阻元件的电阻值成为第一内部电极组C和第二内部电极组D的电阻值的合成电阻值。在第二内部电极组D中,尽管由间隙38的尺寸来确定电阻值,多个间隙38处于沿着热敏电阻层的叠层方向的相邻位置并且排列在相同的位置,且由间隙38的尺寸确定的电阻值较小。因此,利用第二内部电极组D有可能微调整个叠层型电阻元件的电阻值。
图3是叠层型电阻元件的第三优选实施例的剖面图。
在图3所示的叠层型电阻元件41中,第一内部电极44和第二内部电极45设置在叠层烧结体43内部,在叠层烧结体45中,多个NTC热敏电阻层12被叠层和整体烧结。外部电极49和50设置在外表面,更具体地说,设置在叠层烧结体43的两端部分。
将第一内部电极44和第二内部电极45设置成每个电极的一端可延伸到叠层烧结体43的一端。第一内部电极44的另一端与外部电极49电气连接,并且第二内部电极44的另一端与外部电极50电气连接。第一内部电极44以及45的结构对应于本优选实施例的第一内部电极组E。
在本优选实施例中,在第一内部电极组E中,多个内部电极44和45设置成经由作为陶瓷电阻层的热敏电阻层位于彼此的上部。可产生具有多个内部电极44和45的电阻单元,电阻单元的一端连接到外部电极49且另一端连接到外部电极50。
此外,确定上文的电阻单元的、利用它们之间的热敏电阻层位于彼此上部的内部电极的叠层数量不限于图4中的四层。即,将至少两个内部电极设置成经由它们之间的热敏电阻层位于彼此的上端是足够的。即,为取得电阻值,夹在内部电极之间的陶瓷电阻层的数量可以是1个或多个。
叠层型热敏电阻41还包括下面的结构。即,在叠层烧结体43内紧靠第一内部电极组E设置了第二内部电极组F。
第二内部电极组F具有下面的结构。第三内部电极47a和第四内部电极47b设置在叠层烧结体43内部,在叠层烧结体43中,多个热敏电阻层42被叠层并整体烧结。第三内部电极47a和第四内部电极47b以这样的方式设置,即第三内部电极47a的一端和第四内部电极47b的一端在叠层烧结体43的同一平面上相互面对,并在它们之间具有间隙48。第三内部电极47a的另一端与外部电极49电气连接,并且第四内部电极47b的另一端与外部电极50电气连接。
第二内部电极组F的多个间隙48在叠层烧结体43内以这样的方式设置,即间隙48沿着多个热敏电阻层42的叠层方向彼此靠近,并且当从叠层方向看时处于相同的位置。在图3中示出的间隙48被设置成靠近外部电极50。此外,在图3示出的第二内部电极组F中,尽管第三内部电极47a和第四内部电极47b设置成三层,它们被设置为至少两层是足够的。
在根据第三优选实施例的叠层型电阻元件中,电阻值以下面的方式来确定。即,在第一内部电极组E中,电阻值由第一内部电极44和第二内部电极45的重叠区域以及第一内部电极44和45之间的间隔来确定。此外,在第二内部电极组F中,电阻值由第三内部电极47a和第四内部电极47b之间的间隙48来确定。因此,叠层型电阻元件的电阻值成为第一电极组E和第二内部电极组F的合成电阻值。在第二内部电极组F中,电阻值由间隙48的尺寸来确定。间隙48被放置成在热敏电阻层42的叠层方向彼此靠近,并且当从叠层方向看时处于相同的位置。由多个间隙48的尺寸给出的电阻值较小。因此,利用第二内部电极组F来微调叠层型电阻元件的整个电阻值成为可能。
接下来,要更具体地描述,在使用本优选实施例的叠层型电阻元件时,通过增加或减少第二内部电极组的叠层数量有可能微调电阻值。
图4是根据图2所示优选实施例的热敏电阻31的修改实例的叠层型电阻51的前视剖面图。叠层型电阻51与叠层型电阻31相同,除了没有设置图2所示的最上层的第一内部电极34a和第二内部电极34b。因此,对相同的元件给出相同的标号,其描述在此省略。
例如,现在假定在图4的设计中,具有47,000Ω的电阻值的叠层型热敏电阻51利用使用特定热敏电阻材料的试验来制造。然而,尤其是当要使用的热敏电阻材料的电阻值变化时,所获得的叠层型热敏电阻51的电阻值可发生变化。例如,当热敏电阻材料的电阻率较高时,电阻值变得比47,000Ω高。例如,当电阻值大约为47,734Ω时,考虑到第二内部电极组将内部电极的对数增加1是足够的,如图5所示。用这种方式,通过将设置于第一内部电极组的第三和第四内部电极的电极对数增加1,电阻值可减小大约4.0%。
此外,在要使用的热敏电阻材料的电阻率变得较小时,可获得具有比目标电阻值低的电阻值的叠层型热敏电阻51。即,当利用试验来制造图4所示的叠层型热敏电阻51且电阻值变为约45,825Ω时,将设置于第一内部电极组的第三和第四内部电极37a和37b的电极对数减少1以形成如图6所示的2是足够的。在这种情况下,有可能增加大约2.5%的电阻值,结果,有可能实现47,000Ω的目标电阻值。
如上所述,在本优选实施例的叠层型电阻元件中,要理解的是,可通过增加或减少设置于第一内部电极组的第三和第四内部电极的电极对数来进行电阻值的微调。例如,当电极对的数量增加时,能够对电阻值进行非常细微的调节,诸如电阻值改变大约0.5%。因此,要理解的是,通过改变电极的叠层数量,能够在较宽的范围对电阻值进行非常细微的调节。
在上述优选实施例的每个叠层型电阻元件中,示出了NTC热敏电阻的实例,但是也可将叠层型电阻元件应用于PTC热敏电阻。
虽然在上文已经描述了本发明的多个优选实施例,要理解的是,在不背离本发明的范围和精神的情况下,各种变化和修改对本领域技术人员而言是明显的。因此,本方面的范围只由下面的权利要求来确定。
Claims (9)
1.一种叠层型电阻元件,包括:
具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体;以及
设置在所述叠层烧结体外表面上的第一外部电极和第二外部电极;其中
多个所述内部电极包括第一组的多个内部电极和第二组的多个内部电极;
所述第一组的多个内部电极中的每一个包括电阻单元,在所述电阻单元中至少两个内部电极被设置成经由所述陶瓷电阻层中的一个互相面对,所述电阻单元的第一端与所述第一外部电极电气连接,第二端与所述第二外部电极电气连接;以及
所述第二组的多个内部电极的每一个包括多对内部电极,其中一个电极的第一端与另一个电极的第一端在所述叠层烧结体内的同一平面上相对,并且在两端之间具有间隙,每一对所述电极的一个内部电极与所述第一外部电极电气连接,而另一个内部电极与所述第二外部电极电气连接。
2.如权利要求1所述的叠层型电阻元件,其特征在于,所述第二组的多个所述间隙被排列成在所述叠层烧结体内沿叠层方向位于彼此的上部。
3.如权利要求1所述的叠层型电阻元件,其特征在于,所述第一组的每个内部电极包括与所述第一外部电极电气连接的第一分离内部电极和与所述第二外部电极电气连接的第二分离内部电极,并且所述第一分离内部电极的第一端和所述第二分离内部电极的第一端在同一平面上互相面对,且在它们之间具有间隙,以及
关于所述第二内部电极组的每对内部电极,在与所述第一外部电极电气连接的内部电极构成第三内部电极且与所述第二外部电极电气连接的另一个内部电极构成第四内部电极时,所述第一组的多个间隙中最靠近所述第二组的间隙和所述第二组的所述第三和第四内部电极之间的多个间隙中最靠近所述第一组的间隙设置成沿叠层方向位于彼此的上部。
4.如权利要求3所述的叠层型电阻元件,其特征在于,多对所述第一和第二分离内部电极被叠层,并且当从叠层方向的一侧看时,沿叠层方向的相邻对电极的间隙设置在不同的位置。
5.如权利要求3所述的叠层型电阻元件,其特征在于,所述第一组包括经由所述陶瓷电阻层设置在所述第一和第二分离内部电极上部的不连接型内部电极。
6.如权利要求1所述的叠层型电阻元件,其特征在于,所述第一组的内部电极的每一个包括与所述第一外部电极电气连接的第一内部电极和与所述第二外部电极电气连接的第二内部电极,并且第一和第二内部电极设置成经由设置于它们之间的陶瓷层位于彼此的上部。
7.一种层叠型电阻元件,包括:
具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体;以及
设置在所述叠层烧结体外表面上的第一外部电极和第二外部电极;其中
所述内部电极包括第一组的多个内部电极和第二组的多个内部电极;
所述第一组的多个内部电极的每一个包括第一内部电极和第二内部电极,其中一个电极的第一端被排列成与另一个电极的第一端在所述叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且第二端分别与所述第一外部电极和所述第二外部电极连接,所述第一和第二内部电极之间的相邻间隙沿所述叠层烧结体的叠层方向排列在从所述叠层烧结体的叠层方向看时的不同位置;以及
所述第二组的多个内部电极的每一个包括第三内部电极和第四内部电极,其中所述第三内部电极的第一端与所述第四内部电极的第一端在所述叠层烧结体内的同一平面上相对,在它们之间具有间隙,而第二端分别与所述第一外部电极和所述第二外部电极连接,所述第三内部电极和所述第四内部电极之间的间隙沿所述叠层烧结体的叠层方向处于相同的位置。
8.一种层叠型电阻元件,包括:
具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体;以及
设置在所述叠层烧结体外表面上的第一外部电极和第二外部电极;其中
所述内部电极包括第一组的多个内部电极和第二组的多个内部电极;
所述第一组的多个内部电极的每一个包括第一内部电极和第二内部电极,其中所述第一内部电极的第一端被排列成与所述第二内部电极的第一端在所述叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且第二端分别与所述第一外部电极和所述第二外部电极连接,不连接型内部电极沿所述叠层烧结体的叠层方向经由陶瓷电阻层排列成位于所述第一内部电极和所述第二内部电极的上部,并且不与所述第一和第二外部电极相连接;以及
所述第二组的多个内部电极的每一个包括第三内部电极和第四内部电极,其中第三内部电极的第一端与所述第四内部电极的第一端在所述叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且第二端分别与所述第一外部电极和所述第二外部电极连接,所述第三内部电极和所述第四内部电极之间的间隙沿所述叠层烧结体的叠层方向处于相同的位置。
9.一种层叠型电阻元件,包括:
具有多个陶瓷电阻层和多个内部电极叠层在其中的叠层烧结体;以及
设置在所述叠层烧结体外表面上的第一外部电极和第二外部电极;其中
所述内部电极包括第一组的多个内部电极和第二组的多个内部电极;
所述第一组的多个内部电极的每一个包括与所述第一外部电极相连接的第一内部电极和与所述第二外部电极相连接的第二内部电极,它们经由所述陶瓷电阻层彼此相对;以及
所述第二组的多个内部电极的每一个包括第三内部电极和第四内部电极,其中第三内部电极的第一端与第四内部电极的第一端在所述叠层烧结体内的同一平面上相对,在它们之间具有间隙,并且第二端分别与所述第一外部电极和所述第二外部电极连接,所述第三内部电极和所述第四内部电极之间的间隙沿所述叠层烧结体的叠层方向处于相同的位置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410349883.7A CN104091663B (zh) | 2003-10-31 | 2004-10-28 | 叠层型电阻元件 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003372846 | 2003-10-31 | ||
JP372846/2003 | 2003-10-31 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410349883.7A Division CN104091663B (zh) | 2003-10-31 | 2004-10-28 | 叠层型电阻元件 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1875438A true CN1875438A (zh) | 2006-12-06 |
Family
ID=34544055
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2004800320644A Pending CN1875438A (zh) | 2003-10-31 | 2004-10-28 | 叠层型电阻元件 |
CN201410349883.7A Active CN104091663B (zh) | 2003-10-31 | 2004-10-28 | 叠层型电阻元件 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410349883.7A Active CN104091663B (zh) | 2003-10-31 | 2004-10-28 | 叠层型电阻元件 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7696677B2 (zh) |
EP (1) | EP1679723B1 (zh) |
JP (1) | JP4419960B2 (zh) |
KR (1) | KR100803916B1 (zh) |
CN (2) | CN1875438A (zh) |
WO (1) | WO2005043556A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8134447B2 (en) | 2007-09-28 | 2012-03-13 | Epcos Ag | Electrical multilayer component and method for producing an electrical multilayer component |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101288151B1 (ko) * | 2011-11-25 | 2013-07-19 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 그 제조방법 |
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-
2004
- 2004-10-28 JP JP2005515155A patent/JP4419960B2/ja active Active
- 2004-10-28 WO PCT/JP2004/016044 patent/WO2005043556A1/ja active Application Filing
- 2004-10-28 KR KR20067008237A patent/KR100803916B1/ko active IP Right Grant
- 2004-10-28 EP EP04793152.2A patent/EP1679723B1/en active Active
- 2004-10-28 US US10/595,232 patent/US7696677B2/en active Active
- 2004-10-28 CN CNA2004800320644A patent/CN1875438A/zh active Pending
- 2004-10-28 CN CN201410349883.7A patent/CN104091663B/zh active Active
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US8134447B2 (en) | 2007-09-28 | 2012-03-13 | Epcos Ag | Electrical multilayer component and method for producing an electrical multilayer component |
Also Published As
Publication number | Publication date |
---|---|
JPWO2005043556A1 (ja) | 2007-11-29 |
CN104091663B (zh) | 2019-06-25 |
KR20060069519A (ko) | 2006-06-21 |
WO2005043556A1 (ja) | 2005-05-12 |
KR100803916B1 (ko) | 2008-02-15 |
CN104091663A (zh) | 2014-10-08 |
EP1679723B1 (en) | 2017-09-06 |
EP1679723A1 (en) | 2006-07-12 |
US20060279172A1 (en) | 2006-12-14 |
EP1679723A4 (en) | 2009-05-06 |
US7696677B2 (en) | 2010-04-13 |
JP4419960B2 (ja) | 2010-02-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20061206 |