CN1832131A

CN1832131A - 制造半导体器件的方法

Info

Publication number: CN1832131A
Application number: CNA2006100580835A
Authority: CN
Inventors: 李敏硕; 李圣权
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-02-28
Filing date: 2006-02-28
Publication date: 2006-09-13
Anticipated expiration: 2026-02-28
Also published as: CN1832131B; TWI308786B; KR20060095465A; KR100717812B1; TW200731470A

Abstract

提供了一种制造半导体器件的方法。所述方法包括：在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在所述第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所述第一侧壁层的接触孔；在由所述接触孔暴露的所述第一侧壁层上形成第二侧壁层；以及去除设置在所述接触孔底部的所述第一和所述第二侧壁层，以暴露所述基片在所述栅图案之间的所选部分。

Description

制造半导体器件的方法

技术领域

本发明涉及制造半导体器件的方法；并且更具体地，涉及在栅图案之间形成接触塞的方法。

背景技术

随着半导体技术的改进，在晶片上形成图案的图案化技术也已逐渐得到改进。最近的图案化技术已能够在晶片上形成80nm以下的图案。在能够图案化80nm以下的半导体技术中，产生了关于形成接触塞的区域的限制。特别地，稳定地形成设置在栅图案之间的接触塞极其困难。在此，栅图案组成半导体器件的晶体管。

半导体器件中的栅图案包括栅绝缘层、栅电极和栅硬掩模，并按顺序次序堆叠。在此，间隔物形成于栅图案的侧壁上。侧壁间隔物提供栅电极和相邻传导层之间的电绝缘。此外，侧壁间隔物在用于形成接触塞的接触孔形成过程期间用做蚀刻停止层。

随着半导体技术的改进，更多器件集成为单个半导体器件。因而，组成半导体器件的每一图案的尺寸已减小。特别地，栅图案的尺寸以及栅图案之间的间隔距离已减小。然而，栅图案的侧壁绝缘层，即侧壁间隔物，通常需要维持特定厚度以具有上述的绝缘效果并用做蚀刻停止层。

因此，在栅图案之间稳定地形成接触塞极其困难，因为栅图案之间的间隔距离已经减小而侧壁绝缘层的所需厚度仍维持。例如，尽管在以传统的80nm的半导体工艺技术制造的器件中所要求的侧壁绝缘层通常需要以范围从大约280到大约300的几乎均匀的厚度来形成，栅图案之间的间隔距离却连续减小。

栅图案之间的间隔距离的减小导致用于形成栅图案之间的接触塞的接触孔内部的高宽比增加。因此，在随后工艺期间难以完全掩埋接触孔内部的层间绝缘层。

图1是说明制造半导体器件的传统方法的横截面视图。

如图1所示，栅图案形成于基片11上。在此，栅图案的每一个包括按顺序次序形成的栅绝缘层12、栅电极13和栅硬掩模14。

关于单个栅图案形成方法的细节在下文叙述。栅绝缘层12形成于基片11上。然后，栅电极13和栅硬掩模14顺序地形成于栅绝缘层12上。随后，尽管未加以说明，光刻胶图案形成于栅硬掩模14上以形成栅图案。在使用光刻胶图案作为蚀刻掩模来蚀刻栅硬掩模14后，去除光刻胶图案。此外，使用栅硬掩模14作为蚀刻掩模在一个工艺中图案化栅电极13和栅绝缘层12。

随后，用于栅侧壁间隔物的缓冲氧化物层15形成于栅图案上，所述栅图案的每一个包括栅绝缘层12、栅电极13和栅硬掩模14。第一氮化物层16形成于缓冲氧化物层15上。在此，第一氮化物层16用做第一栅间隔物。接着，形成第二氮化物层17。在此，第二氮化物层17用做第二间隔物。

此外，通过干蚀刻工艺选择性地去除缓冲氧化物层15、第一氮化物层16以及第二氮化物层17，使得间隔物只保留在栅图案的侧壁上。

在此，间隔物用做栅图案的栅电极和相邻传导层之间的绝缘。详细地，形成氮化物层以在用于形成栅图案之间的接触塞的接触孔形成工艺中保护单个栅图案。即，氮化物层在接触孔蚀刻工艺期间用做蚀刻阻挡，所述蚀刻工艺去除掩埋在栅图案之间的绝缘层。在此，两次形成并图案化氮化物层，因为由于氮化物层的形成特性，一次难于获得所希望的厚度。

而且，当制造半导体器件时，两次形成氮化物层以改进包括栅图案的金属氧化物半导体(MOS)晶体管的特性。半导体器件的一个工作特性是泄漏电流特性。当MOS晶体管的泄漏电流特性最大程度减小时，工作特性得以改进。通过在包括MOS晶体管的栅图案的侧壁上形成特定厚度的氮化物层，MOS晶体管的泄漏电流特性可得到改进。因而，在栅图案的侧壁上所形成的氮化物层以足够大的厚度形成，以改进MOS晶体管的泄漏电流特性。

而且，使用栅图案作为离子注入阻挡，执行高浓度离子注入工艺以形成源/漏区18和18A。在此，源/漏区18A代表轻度掺杂的漏(LDD)区。

接着，基于氧化物的层间绝缘层19形成于以上得到的基片结构上。

在此，使用基于氧化物的绝缘层形成层间绝缘层19。基于氧化物的绝缘层可由硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层、玻璃上旋涂(SOG)层以及预平坦化层(APL)组成。同样，无机或有机的低K电介质层可代替基于氧化物的层而使用。

随后，执行化学机械抛光(CMP)工艺或毯式回蚀刻(blanket etch-back)工艺以平坦化层间绝缘层19，从而暴露栅图案的栅硬掩模14的顶部。然后，尽管未示出，硬掩模形成于平坦化的层间绝缘层19上。

此外，执行蚀刻工艺以形成接触孔20，所述蚀刻工艺使用硬掩模作为蚀刻掩模来暴露基片11在栅图案之间的部分。

上述制造半导体器件的传统方法通常显示如下所述的局限性。

随着半导体制造技术的改进，更多器件集成为单个半导体器件，因而，栅图案之间的间隔距离逐渐减小。然而，形成于每一栅图案的侧壁上的间隔物通常需要维持特定厚度以减少包括栅图案的晶体管的特性退化。

因而，随着栅图案之间的间隔距离由于提高的集成度而减小，蚀刻工艺中用于在带有间隔物的栅图案之间形成接触孔的裕度也逐渐减小。

当制造80nm以下的半导体器件时，通常难以在栅图案之间稳定地形成接触孔和接触塞而同时维持栅间隔物的必要厚度。

形成于栅图案之间的接触塞通常是半导体器件中极其基本的传导连接单元。如果半导体器件制造成具有不良的接触塞，则器件几乎不可能稳定地工作。

发明内容

因此，本发明的一个目的是提供制造半导体器件的方法，所述方法能够确保形成于栅图案之间的接触孔的开口裕度和间隙填充裕度。

根据本发明的一方面，提供了一种制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露第一侧壁层的接触孔；在由接触孔暴露的第一侧壁层上形成第二侧壁层；以及去除设置在接触孔底部的第一和第二侧壁层，以暴露基片在栅图案之间的所选部分。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在所述栅图案上形成绝缘层；选择性地去除所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露基片在所述栅图案之间的部分；在由接触孔暴露的第一间隔物和基片的部分上形成间隔物层；以及去除设置在接触孔底部的间隔物层，以在第一间隔物上形成第二间隔物。

根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在包括所述栅图案的整个基片结构上形成第一侧壁层；在第一侧壁层上形成辅助侧壁层；在辅助侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露辅助侧壁层的接触孔；在由接触孔暴露的辅助侧壁层上形成第二侧壁层；以及去除设置在接触孔底部的第一侧壁层、辅助侧壁层和第二侧壁层，以暴露基片在栅图案之间的部分。

根据本发明的再一方面，提供了一种制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在第一间隔物上形成辅助间隔物；在所述栅图案上形成绝缘层；去除在所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露基片在所述栅图案之间的部分；在接触孔的内部上形成间隔物层；以及去除设置在接触孔底部的间隔物层，以在辅助间隔物上形成第二间隔物。

附图说明

本发明的上述及其它的目的和特征将参考以下结合附图给出的优选实施例的描述而得到更好地理解，其中：

图1是说明制造半导体器件的传统方法的横截面视图；

图2A到2C是说明根据本发明的第一实施例的制造半导体器件的方法的横截面视图；

图3A到3E是说明根据本发明的第二实施例的制造半导体器件的方法的横截面视图；以及

图4是扫描电子显微(SEM)的显微照片，说明根据本发明的第二实施例的通过使用连接塞接触(landing plug contact)形成工艺所形成的接触孔区域。

具体实施方式

根据本发明的一个实施例的制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露第一侧壁层的接触孔；在由接触孔暴露的第一侧壁层上形成第二侧壁层；以及去除设置在接触孔底部的第一和第二侧壁层，以暴露基片在所述栅图案之间的所选部分。

根据本发明的另一实施例的制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在所述栅图案上形成绝缘层；选择性地去除所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露基片在所述栅图案之间的部分；在由接触孔暴露的第一间隔物和基片的部分上形成间隔物层；以及去除设置在接触孔底部的间隔物层，以在第一间隔物上形成第二间隔物。

根据本发明的又一实施例的制造半导体器件的方法，包括：在包括栅图案的整个基片结构上形成第一侧壁层；在第一侧壁层上形成辅助侧壁层；在辅助侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露辅助侧壁层的接触孔；在由接触孔暴露的辅助侧壁层上形成第二侧壁层；以及去除设置在接触孔底部的第一侧壁层、辅助侧壁层和第二侧壁层，以暴露基片在栅图案之间的部分。

根据本发明的再一实施例的制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在第一间隔物上形成辅助间隔物；在所述栅图案上形成绝缘层；去除在所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露基片在所述栅图案之间的部分；在接触孔的内部上形成间隔物层；以及去除设置在接触孔底部的间隔物层，以在辅助间隔物上形成第二间隔物。

在下文中，将参考附图提供对本发明的某些实施例的详细描述。

图2A到2C是说明根据本发明的第一实施例的制造半导体器件的方法的横截面视图。

参考图2A，在基片21上形成了多个栅图案。栅图案的每一个通过以顺序次序堆叠栅绝缘层22、栅电极层23和栅硬掩模24而形成。

在关于形成栅图案的更多细节中，栅绝缘层22形成于基片21上。栅电极层23和栅硬掩模24顺序地形成于栅绝缘层22上。尽管未加以说明，光刻胶图案形成于栅硬掩模24上。使用光刻胶图案作为蚀刻掩模来蚀刻栅硬掩模24，然后去除光刻胶图案。使用硬掩模24作为蚀刻掩模通过一个蚀刻工艺将栅电极层23和栅绝缘层22图案化。

使用栅图案作为离子注入阻挡来执行高度掺杂的离子注入工艺，从而形成多个源/漏区28。

基于氧化物的层25和第一基于氮化物的层26顺序地形成于栅图案上。基于氧化物的层25可以是缓冲氧化物层。基于氧化物的层25和第一基于氮化物的层可用做第一栅间隔物。

对第一基于氮化物的层26来说，第一基于氮化物的层26的厚度通过考虑其在随后的工艺以及轻度掺杂的漏(LDD)区形成期间作为蚀刻停止层的角色来确定。在此，第一基于氮化物的层26可以范围从大约50到大约250的厚度形成。优选地，第一基于氮化物的层26的厚度范围从大约80到大约120。

接着，通过使用栅图案作为离子注入阻挡来执行LDD离子注入工艺而形成多个LDD区28A。形成层间绝缘层29以掩埋栅图案。层间绝缘层29包括基于氧化物的绝缘层。例如，基于氧化物的绝缘层可以是从由硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层、玻璃上旋涂(SOG)层以及预平坦化层(APL)组成的组中所选择的一个。除基于氧化物的绝缘层以外，也可以使用无机或有机的低K电介质层。

尽管未加以说明，光刻胶图案形成于层间绝缘层29上以在栅图案之间形成接触孔。因为要形成的接触孔是自对准接触，光刻胶图案的宽度要大于接触孔。

使用光刻胶图案作为蚀刻阻挡来选择性地去除层间绝缘层29，从而形成第一接触孔31。利用基于氧化物的材料和基于氮化物的材料具有蚀刻选择性的特性来实现对层间绝缘层29的蚀刻。层间绝缘层29可利用从C_xF_y族选择的气体来蚀刻，其中代表原子比的x和y范围从大约1到大约10。例如，基于C_xF_y的气体可从由C₄F₆、C₅F₈、C₄F₈及C₃F₃组成的组中选择。此时，第一基于氮化物的层26用做蚀刻停止层。

如所示的，在第一接触孔31形成之后暴露了第一基于氮化物的层26的部分。尽管光刻胶图案形成为宽度大于接触孔，但由于形成于栅图案上并用做蚀刻停止层的第一基于氮化物的层26，可能形成具有所需宽度的接触孔。

更详细地，由于第一接触孔31在第一基于氮化物的层26通过一个工艺以单层形成的状态下形成，形成第一接触孔31的工艺在栅图案之间的距离比由传统方法可实现的距离宽的状态下执行。

尽管未加以说明，辅助的基于氮化物的层可形成于第一基于氮化物的层26上。辅助的基于氮化物的层比第一基于氮化物的层26或将随后形成的第二基于氮化物的层更薄地形成。例如辅助的基于氮化物的层的厚度可以在从大约50到大约150的范围。在层间绝缘层29包括BPSG的情况下，辅助的基于氮化物的层起到减少在热工艺期间注入到源/漏区28上的杂质(例如硼)扩散到基片21中的作用。换句话说，辅助的基于氮化物的层起到辅助间隔物的作用。

参考图2B，第二基于氮化物的层30形成于第一接触孔31上。第二基于氮化物的层30用做第二间隔物。

在此，第二基于氮化物的层30的厚度通过考虑以下事实来确定：第二基于氮化物的层30和在用做形成接触孔31的蚀刻阻挡后所保留的第一基于氮化物的层26的总厚度大于至少不允许栅图案暴露的特定值。

此外，第二基于氮化物的层30的厚度通过考虑以下事实来确定：包括栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流特性确定第二基于氮化物的层30和在用做形成接触孔31的蚀刻阻挡后所保留的第一基于氮化物的层26的总厚度。

参考图2C，执行蚀刻工艺以去除设置在第一接触孔31底部的基于氧化物的层25、第一基于氮化物的层26以及第二基于氮化物的层30。相应地，在栅图案的侧壁上形成了多个栅间隔物。栅间隔物的每一个包括图案化的第二基于氮化物的层30A、图案化的第一基于氮化物的层26A和图案化的基于缓冲氧化物的层25A。然后，第二接触孔32打开。

如上所述，首先以基于氧化物的层和基于氮化物的层的双结构形成第一栅间隔物。然后，在栅图案之间形成接触孔，并利用另一个基于氮化物的层，其后形成第二栅间隔物。因而，当接触孔形成时栅图案之间的距离变得较宽。相应地，接触孔的高宽比大大改进，且因此随后的工艺可更容易地执行。

由于栅图案之间的接触孔的高宽比的减少，栅图案之间的接触孔的开口裕度大大增加。此外，由于减少的高宽比，当接触孔以层间绝缘层填充时，间隙填充裕度也增加。相应地，接触孔能在大约80nm以下的半导体器件中稳定地形成于栅图案之间。

本发明的第一实施例与任何特定类型的半导体器件无关，并可利用基于氧化物的层(例如氧化硅层)和基于氮化物的层(例如氮化硅层)的堆叠结构作为栅间隔物而应用于各种类型的半导体器件。

图3A到3E是说明根据本发明的第二实施例的制造半导体器件的方法的横截面视图。

如图3A所示，多个栅图案114形成于提供有器件绝缘层(未示出)和阱(未示出)的基片110上。栅图案114的每一个通过顺序地堆叠栅绝缘层111、栅电极层112和栅硬掩模113而形成。栅绝缘层111包括典型的基于氧化物的层如氧化硅层。栅电极层112通过使用从由传导性多晶硅、钨(W)、氮化钨(WN)、硅化钨(WSi_x)及其组合组成的组中所选择的一个来形成。在此，x代表硅对钨的原子比，且为正数。此外，栅硬掩模113在用于在栅图案层之间形成接触塞的随后的蚀刻工艺期间起到保护栅电极层112的作用。

相应地，为了在栅图案之间形成接触塞，使用了具有与氮化物层不同的蚀刻选择性的材料。例如，在使用基于氧化物的层作为绝缘层的情况下，可使用基于氮化物的材料如氮化硅(SiN)或氧氮化硅(SiON)作为栅硬掩模113。在使用基于聚合物的低K电介质层的情况下，使用基于氧化物的材料作为硬掩模113。

尽管未加以说明，执行离子注入工艺以便在基片110在栅图案114之间的特定区域形成源/漏结区。

接着，选择性的氧化物层(未示出)和基于氧化物的层115(例如缓冲氧化物层)形成于栅图案114和基片110上。第一基于氮化物的层116形成于基于氧化物的层115上。基于氧化物的层115和第一基于氮化物的层116用做第一间隔物。第一基于氮化物的层116以范围从大约50到大约250的厚度形成。优选地，第一基于氮化物的层116的厚度范围从大约120到大约250。

尽管未加以说明，光刻胶层形成于第一基于氮化物的层116上，且然后光刻胶图案117通过执行使用光掩模(未示出)的曝光工艺及显影工艺而形成。

利用光刻胶图案117作为蚀刻掩模来执行第一蚀刻工艺118，从而去除栅图案114之间的第一基于氮化物的层116和基于缓冲氧化物的层115。结果，形成了开口119(如接触孔)，所述开口暴露基片110在栅图案114之间的部分。基片区的暴露部分可为源/漏结区。在此，使用从由C_xF_x、CHF₃、Ar、O₂和CO组成的组中所选择的一种气体来执行第一蚀刻工艺118，其中代表原子比的x和y范围从大约1到大约10。

尽管未加以说明，辅助的基于氮化物的层可形成于第一基于氮化物的层116上。辅助的基于氮化物的层比第一基于氮化物的层116或将随后形成的第二基于氮化物的层更薄地形成。例如，辅助的基于氮化物的层的厚度范围可从大约50到大约150。优选地，辅助的基于氮化物的层的厚度范围从大约80到大约120。在层间绝缘层120包括BPSG的情况下，辅助的基于氮化物的层起到减少在热工艺期间注入到源/漏结区上的杂质(例如硼)扩散到基片21中的作用。换句话说，辅助的基于氮化物的层起到辅助间隔物的作用。

参考图3B，执行剥离工艺，以去除光刻胶图案117。形成层间绝缘层120以掩埋栅图案114。在此，层间绝缘层120包括基于氧化物的材料如氧化硅。例如，层间绝缘层120是从由高密度等离子体(HDP)氧化物层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、等离子体增强的原硅酸四乙酯(PETEOS)层、等离子体增强的化学气相沉积(PECVD)层、未掺杂的硅酸盐玻璃(USG)层、氟化硅酸盐玻璃(FSG)层、碳掺杂的氧化物(CDO)层、有机硅酸盐玻璃(OSG)层及其组合组成的组中所选择的一个。

参考图3C，尽管未加以说明，光刻胶层形成于层间绝缘层120上。然后，执行使用光掩模(未示出)的曝光工艺及显影工艺以形成光刻胶图案121。

利用光刻胶图案121作为蚀刻掩模来执行第二蚀刻工艺122，以蚀刻层间绝缘层120。特别地，执行第二蚀刻工艺以暴露基片110在栅图案114之间的部分。结果，形成暴露上述源/漏结区(未示出)的另一个开口123(例如接触孔)。在此，使用从C_xF_x族中所选择的气体来执行第二蚀刻工艺122，其中代表原子比的x和y范围从大约1到大约10。例如，C_xF_x族气体可包括C₄F₆、C₅F₈、C₄F₈和C₃F₃。在第二蚀刻工艺122期间，第一基于氮化物的层116起到保护栅图案114的作用。

此外，第二蚀刻工艺122可使用硬掩模。例如，尽管未加以说明，硬掩模可包括基于氮化物的材料、无定形碳或多晶硅，并使用光刻胶图案121形成，所述光刻胶图案121随后经由剥离工艺来去除。然后，可使用硬掩模的保留部分作为蚀刻阻挡来执行第二蚀刻工艺122。

参考图3D，通过执行剥离工艺去除光刻胶图案121。第二基于氮化物的层125形成于图案化的层间绝缘层120上。在第二基于氮化物的层125上执行化学机械抛光(CMP)工艺，以使第二基于氮化物的层125仅保留在另一开口123内部(即图案化的层间绝缘层120的侧壁)。第二基于氮化物的层125用做第二间隔物。

第二基于氮化物的层125的厚度通过考虑以下事实来确定：第二基于氮化物的层125和第一基于氮化物的层116的总厚度大于至少不允许栅图案114暴露的特定值。

此外，第二基于氮化物的层125的厚度通过考虑以下事实来确定：包括栅图案114的金属氧化物半导体(MOS)晶体管的泄漏电流特性确定第二基于氮化物的层125和在用做形成开口119和123的蚀刻阻挡后所保留的第一基于氮化物的层116的总厚度。在第二实施例中说明了：通过使层间绝缘层120处于第一基于氮化物的层116和第二基于氮化物的层125之间而形成远离第一基于氮化物的层116的第二基于氮化物的层125。然而，仍然可能形成与第一基于氮化物的层116相接触的第二基于氮化物的层125。

参考图3E，执行蚀刻工艺以去除设置在另一开口123底部的第二基于氮化物的层125。结果，基片110在栅图案114之间的部分被暴露，限定了进一步的开口127(例如，接触孔)。尽管未示出，传导材料填充进一步的开口127(例如，接触孔)，从而形成接触塞。

图4是扫描电子显微(SEM)的显微照片，说明根据本发明的第二实施例的由接触孔形成工艺所形成的接触孔区域。

如所述，根据第二实施例所形成的接触孔的区域W₂大约是53nm。与大约是24nm的传统接触孔的区域相比，根据第二实施例的接触孔的区域W₂增加了大约19nm。因此，接触孔的高宽比也增加。如前所述，传统接触孔的高宽比为16.3比1。相对地，根据第二实施例的接触孔的高宽比大约为8.6比1。

在本发明的示范性实施例的基础上，在第一基于氮化物的层形成后形成打开源/漏区的接触孔。然后，形成填充于接触孔内的层间绝缘层。结果，增加了用于形成接触孔的裕度，导致比传统接触孔宽的接触孔的形成。该事实显示层间绝缘层的间隙填充裕度得到保证。

更具体地，在传统方法中，层间绝缘层在第一氮化物和第二氮化物层形成之后形成，所述第一氮化物和第二氮化物层分别用做第一和第二栅间隔物。因而，栅图案之间的距离是不够的，引起层间绝缘层的间隙填充裕度的减小。然而，根据本发明的示范性实施例，层间绝缘层在第一基于氮化物的层形成之后形成，所述第一基于氮化物的层用做第一栅间隔物。结果，栅图案之间的距离增加。因而，可保证层间绝缘层的间隙填充裕度。保证间隙填充裕度显示接触孔的高宽比可减小。相应地，较少可能发生接触孔未打开或不正确地打开的事件。

如上所述，接触孔的高宽比可通过顺序的步骤改进。首先，以基于氧化物的层(例如缓冲氧化物层)和基于氮化物的层(例如氮化硅层)的双层来形成栅间隔物。然后，形成连接塞接触的蚀刻工艺。形成用做栅间隔物的另一个基于氮化物的层。通过改进接触孔的高宽比，工艺裕度也可得到改进。

因为高宽比的减少，可增加使用自对准接触(SAC)方法打开基于氧化物的层的裕度。结果，在80nm以下的器件中可保证足够的开口裕度。同另外，高宽比的减少能够提供改进层间绝缘层的间隙填充裕度的效果。

本申请包含涉及分别在2005年2月28日、2005年6月15日和2006年2月21提交于韩国专利局的韩国专利申请No.KR 2005-0016845、KR2005-0051372和KR 2006-0016820的主题，其全部内容通过引用结合于此。

尽管已相对于某些优选实施例描述了本发明，对本领域的技术人员显而易见的是，在不背离如以下权利要求所限定的本发明的精神和范围的情况下，可进行各种变化和修改。

Claims

1.一种制造半导体器件的方法，包括：

在基片上形成至少两个栅图案；

在包括栅图案的整个基片结构上形成第一侧壁层；

在所述第一侧壁层上形成绝缘层；

选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所述第一侧壁层的接触孔；

在由所述接触孔暴露的所述第一侧壁层上形成第二侧壁层；以及

去除设置在所述接触孔底部的所述第一和所述第二侧壁层，以暴露所述基片在所述栅图案之间的所选部分。

2.权利要求1的方法，其中所述第一和所述第二侧壁层的总厚度大于在随后工艺期间减少对所述栅图案的损伤的预定值。

3.权利要求1的方法，其中所述第一和所述第二侧壁层的总厚度由来自分别包括所述栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流水平来确定。

4.权利要求1的方法，其中所述选择性地去除所述绝缘层包括：

在所述绝缘层上形成光刻胶图案，所述光刻胶图案具有比要形成的接触孔大的宽度；以及

通过使用所述光刻胶作为蚀刻阻挡而选择性地去除所述绝缘层，以形成所述接触孔。

5.权利要求1的方法，其中所述第一侧壁层和所述第二侧壁层包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。

6.权利要求5的方法，其中所述绝缘层包括基于氧化物的绝缘层，其中所述基于氧化物的绝缘层包括氧化硅。

7.权利要求1的方法，进一步包括在所述基片的预定区执行离子注入工艺，以形成结区。

8.权利要求4的方法，其中所述第一侧壁绝缘层的厚度范围从大约50到大约250。

9.权利要求1的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从C_xF_y族所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。

10.权利要求1的方法，其中对所述图案之间的绝缘层的选择性去除包括使用从由C₄F₆、C₅F₈、C₄F₈及C₃F₃组成的组中所选择的气体。

11.权利要求1的方法，其中所述第一侧壁层包括氮化硅层和氧化硅层。

12.一种制造半导体器件的方法，包括：

在基片上形成至少两个栅图案；

在所述栅图案的侧壁上形成第一间隔物；

在所述栅图案上形成绝缘层；

选择性地去除所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露所述基片在所述栅图案之间的部分；

在由所述接触孔暴露的所述第一间隔物和所述基片的部分上形成间隔物层；以及

去除设置在所述接触孔底部的间隔物层，以在所述第一间隔物上形成第二间隔物。

13.权利要求12的方法，其中所述第一和所述第二间隔物的总厚度大于在随后工艺期间减少对所述栅图案的损伤的预定值。

14.权利要求12的方法，其中所述第一和所述第二间隔物的总厚度由分别包括所述栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流水平来确定。

15.权利要求12的方法，其中所述选择性地去除所述绝缘层包括：

通过使用所述光刻胶图案作为蚀刻阻挡而选择性地去除所述绝缘层，以形成所述接触孔。

16.权利要求12的方法，其中所述第一间隔物和第二间隔物的每个包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。

17.权利要求16的方法，其中所述绝缘层包括基于氧化物的绝缘层，其中所述基于氧化物的绝缘层包括氧化硅。

18.权利要求12的方法，进一步包括在所述基片的预定区执行离子注入工艺以形成结区。

19.权利要求17的方法，其中所述第一间隔物的厚度范围从大约50到大约250。

20.权利要求12的方法，其中对所述栅图案之间的绝缘层的选择性去除包括从C_xF_y族所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。

21.权利要求12的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从由C₄F₆、C₅F₈、C₄F₈及C₃F₃组成的组中所选择的气体。

22.权利要求12的方法，其中所述栅图案的每个包括氮化硅层和氧化硅层。

23.权利要求14的方法，其中所述第一间隔物的形成包括使用从由C_xF_y、CHF₃、Ar、O₂和CO组成的组中所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。

24.一种制造半导体器件的方法，包括：

在基片上形成至少两个栅图案；

在包括所述栅图案的整个基片结构上形成第一侧壁层；

在所述第一侧壁层上形成辅助侧壁层；

在所述辅助侧壁层上形成绝缘层；

选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所述辅助侧壁层的接触孔；

在由所述接触孔暴露的辅助侧壁层上形成第二侧壁层；以及

去除设置在所述接触孔底部的所述第一侧壁层、所述辅助侧壁层和所述第二侧壁层，以暴露所述基片在所述栅图案之间的部分。

25.权利要求24的方法，其中所述第一和所述第二侧壁层的总厚度大于在随后工艺期间减少对所述栅图案的损伤的预定值。

26.权利要求24的方法，其中所述第一和所述第二侧壁层的总厚度由来自分别包括所述栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流水平来确定。

27.权利要求24的方法，其中所述选择性地去除所述绝缘层包括：

28.权利要求24的方法，其中所述第一侧壁层和所述第二侧壁层的每个包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。

29.权利要求24的方法，其中所述绝缘层包括基于氧化物的绝缘层，其中所述基于氧化物的绝缘层包括氧化硅。

30.权利要求24的方法，进一步包括在所述基片的预定区执行离子注入工艺，以形成结区。

31.权利要求28的方法，其中所述第一侧壁绝缘层的厚度范围从大约50到大约250。

32.权利要求28的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从C_xF_y族所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。

33.权利要求24的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从由C₄F₆、C₅F₈、C₄F₈及C₃F₃组成的组中所选择的气体。

34.权利要求24的方法，其中所述第一侧壁层包括氮化硅层和氧化硅层。

35.权利要求24的方法，其中所述辅助侧壁层起到减少注入的杂质到所述基片上的扩散的作用。

36.权利要求35的方法，其中所述辅助侧壁层包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。

37.权利要求35的方法，其中所述辅助侧壁层形成为范围从大约50到大约150的厚度。

38.一种制造半导体器件的方法，包括：

在基片上形成至少两个栅图案；

在所述栅图案的侧壁上形成第一间隔物；

在所述第一间隔物上形成辅助间隔物；

在所述栅图案上形成绝缘层；

去除所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露所述基片在所述栅图案之间的部分；

在所述接触孔的内部上形成间隔物层；以及

去除设置在所述接触孔底部的间隔物层，以在所述辅助间隔物上形成第二间隔物。

39.权利要求38的方法，其中所述第一和所述第二间隔物的总厚度大于在随后工艺期间减少对所述栅图案的损伤的预定值。

40.权利要求38的方法，其中所述第一和所述第二间隔物的总厚度由来自分别包括所述栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流水平来确定。

41.权利要求38的方法，其中所述选择性地去除所述绝缘层包括：

42.权利要求38的方法，其中所述第一间隔物和所述第二间隔物包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。

43.权利要求42的方法，其中所述绝缘层包括基于氧化物的绝缘层，其中所述基于氧化物的绝缘层包括氧化硅。

44.权利要求38的方法，进一步包括在所述基片的预定区执行离子注入工艺以形成结区。

45.权利要求44的方法，其中所述第一间隔物的厚度范围从大约50到大约250。

46.权利要求38的方法，其中对所述栅图案之间的绝缘层的选择性去除包括从C_xF_y族所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。

47.权利要求38的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从由C₄F₆、C₅F₈、C₄F₈及C₃F₃组成的组中所选择的气体。

48.权利要求38的方法，其中所述栅图案的每个包括氮化硅层和氧化硅层。

49.权利要求38的方法，其中所述第一间隔物的形成包括使用从由C_xF_y、CHF₃、Ar、O₂和CO组成的组中所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。

50.权利要求38的方法，其中所述辅助侧壁层起到减少注入的杂质到所述基片上的扩散的作用。

51.权利要求45的方法，其中所述辅助侧壁层包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。

52.权利要求45的方法，其中所述辅助侧壁层形成为范围从大约50到大约150的厚度。