CN1794619A - 冗余同步时钟分配*** - Google Patents

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CN1794619A CNA2005101342825A CN200510134282A CN1794619A CN 1794619 A CN1794619 A CN 1794619A CN A2005101342825 A CNA2005101342825 A CN A2005101342825A CN 200510134282 A CN200510134282 A CN 200510134282A CN 1794619 A CN1794619 A CN 1794619A
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Abstract

本发明提供一种冗余同步时钟分配***，包括至少一个第一时钟模块和第二时钟模块，以及适合于对连接在该冗余同步时钟分配***下游的至少一个从时钟模块进行同步的第一时钟分配分支和第二时钟分配分支。每个第一时钟模块和第二时钟模块都适合于用作主时钟模块或从时钟模块。时钟切换模块适合于切换每个第一时钟模块和第二时钟模块以在主模式和从模式之间进行改变。时钟切换模块包括具有第一电路部分和第二电路部分的触发电路，其中第一电路部分位于第一时钟模块上并且第二电路部分位于第二时钟模块上。该冗余同步时钟分配***能够提供改善的切换特性，以便改善时钟分配***的可用性性能。

Description

冗余同步时钟分配***
技术领域
本发明针对一种冗余同步时钟分配***，包括适合于对连接在该冗余同步时钟分配***下游的至少一个从时钟模块进行同步的至少一个第一时钟模块和第二时钟模块以及至少一个第一时钟分配分支和第二时钟分配分支，其中每个第一时钟模块和第二时钟模块都适合于在主模式中用作主时钟模块以便为一个时钟分配分支提供激活的时钟信号，并且每个第一时钟模块和第二时钟模块都适合于在从模式中用作从时钟模块以便为另一时钟分配分支提供备用的时钟信号。
背景技术
为了在例如电信***或电信网络中执行有效的数据交换，必须有使得数据传输符合某些确定的数据通信惯例的控制机制。例如，可以同步地或异步地执行电信网络中的数据传输。与诸如PDH(准同步数字系列)、SDH(同步数字系列)或Sonet(同步光网络)之类的标准通信网络互连地工作的电信网络，通常需要进行同步以在数据接口上保证所需的信号质量。在本文中，将冗余同步时钟分配***用于提供所需的时钟参考信号。
冗余同步时钟分配***典型地包括两个时钟板(clock board)。一个时钟板作为主时钟板工作而另一时钟板作为从时钟板工作。每个时钟板都具有多个参考时钟输入，每个参考时钟输入为两个时钟模块提供某个参考时钟信号。两个时钟板还包括适合于从在时钟板的输入端所提供的多个参考时钟信号中选择一个参考时钟信号的输入选择模块。在软件的控制下，两个板选择相似的时钟参考，使得两个板均得到相同的时钟信号，以便将清晰时钟信号(clean clock-signal)提供给多个待同步的从时钟模块，诸如微处理器板或如线路终端板、路由服务器板或切换矩阵板之类的电信板。这些板的每个输入选择模块随后连接到诸如Sonet定时单元之类的定时单元，以便通过清除抖动和漂移来生成“清晰”时钟信号并且以便提供对所选时钟信号的无中断切换。此外，每个时钟板都包括用于从时钟板A或时钟板B选择“清晰”时钟信号的输出选择模块。两个时钟板选择两个“清晰”时钟信号中的同一个时钟信号以便将时钟信号提供给将作为从时钟模块的时钟模块。这通常在软件的控制下执行。选择其自己的“清晰”时钟信号的时钟板称为主时钟板，而从另一个板选择“清晰”时钟信号的时钟板称为从时钟板。
在这种冗余同步时钟分配***中，其中所有所分配的时钟都源自同一时钟源，在主时钟发生故障时，必须在主时钟分配板和从时钟分配板中执行时钟源的切换。
在现有***中，输出时钟选择复用器的一致性由软件通过控制主状态和从状态来控制。软件延迟以及两个冗余的时钟板之间的通信延迟在一些情况下将超过最大允许时间。在从外部参考进行切换之后，同时时钟板的PLL(锁相环)锁定到新的时钟参考上时，情况尤其如此。由于在例如Stratum 3(三级)时钟***或更好的时钟***中出现的非常低的截止频率，在对外部参考(参考相位、频率跃变或相位增加(phase build out))进行切换之后，直到呈现在每个板上的PLL之间的差分漂移足够小以在软件的控制下执行安全的复用器切换之前，有可能会花费几小时的时间。如果这一时间变得过长，差分漂移就会引起***宕机。
本发明的一个目的是提供一种冗余同步时钟分配***，其能够提供改善的切换特性，以便改善时钟分配***的可用性性能。
该目的通过根据权利要求1的冗余同步时钟分配***来实现。
发明内容
根据本发明的冗余同步时钟分配***包括至少一个第一时钟模块和第二时钟模块，其中第一时钟分配分支和第二时钟分配分支适合于对连接在该冗余同步时钟分配***下游的至少一个从时钟模块进行同步。每个第一时钟模块和第二时钟模块都适合于在主模式中用作主时钟模块以便为一个时钟分配分支提供激活的时钟信号，并且每个第一时钟模块和第二时钟模块都适合于在从模式中用作从时钟模块以便为另一时钟分配分支提供备用的时钟信号。此外，本发明提供了适合于切换每个第一时钟模块和第二时钟模块以在主模式和从模式之间进行改变的时钟切换模块，其中该时钟切换模块包括具有第一电路部分和第二电路部分的触发电路。该触发电路的第一电路部分位于第一时钟模块上并且该触发电路的第二电路部分位于第二时钟模块上。
因此，根据本发明，通过利用对增强的分配的触发电路进行切换来处理故障情况下在主时钟分配板和从时钟分配板中对时钟源的切换，其中第一电路部分和第二电路部分有利地各包括触发电路的一半，并且这两个一半的触发电路分别位于主时钟模块和从时钟模块之一上。利用根据本发明的切换机制，既不需要复杂的软件也不需要复杂的硬件。此外，可以避免时钟故障期间的暂时***性能下降。因此，根据本发明的冗余同步时钟分配***可以比较容易地提供安全、快速和一致的切换。
根据从属权利要求，本发明的另外的有利特征、方面和细节也是比较明显的。
通过参考以下结合附图对本发明实施例的描述，可以更好地理解本发明。
附图说明
图1示出了本发明的冗余同步时钟分配***的实施例。
图2示出了图1的冗余同步时钟分配***中的切换电路的实施例。
具体实施方式
图1示出了本发明的冗余步时钟分配***的优选实施例。图1的冗余同步时钟分配***的主要元件是两个时钟板CB-A、CB-B。第一时钟分配分支和第二时钟分配分支O1、O2适合于对连接在该冗余同步时钟分配***下游的分支O1、O2的至少一个从时钟模块CSM(或者多个从时钟模块)进行同步。每个时钟模块CB-A、CB-B都适合于在主模式中用作主时钟模块以便为时钟分配分支O1、O2之一提供激活的时钟信号，并且每个时钟模块CB-A、CB-B都适合于在从模式中用作从时钟模块以便为时钟分配分支O1、O2中的另一个时钟分配分支提供备用的时钟信号。
在图1的电路实施例的操作中，时钟板CB-A用作主时钟板以便向第一时钟分配分支O1提供激活的时钟，并且时钟板CB-B用作从时钟板以便向第二时钟分配分支O2提供备用的时钟，第一时钟分配分支和第二时钟分配分支用于对从时钟模块CSM和/或图1未示出的连接在下游的另外的从时钟模块进行同步。
时钟板CB-A包括用于从在时钟板的输入端所提供的多个时钟参考信号中选择一个时钟参考的输入选择模块ISM-A。时钟板还包括诸如Sonet定时单元之类的定时单元TU-A，以便通过清除抖动和漂移来生成“清晰”时钟信号并且以便提供对所选时钟信号的无中断切换。此外，时钟板包括用于从时钟板CB-A或时钟板CB-B选择“清晰”时钟信号的输出选择模块OSM-A。输出选择模块OSM-A包括图1中未示出并用作遵从MPSR(多径自路由)的切换器的一个或多个PLL。位于每个时钟板上的控制元件CE-A和控制元件CE-B配置输出选择模块OSM-A和输出选择模块OSM-B使得两个时钟板选择两个“清晰”时钟信号中的同一个信号以便将该时钟信号提供给从时钟模块CSM。选择其自己的“清晰”时钟信号的时钟板称为主时钟板，而从另一个板选择“清晰”时钟信号的时钟板称为从时钟板。时钟板还包括故障检测电路FDP-A，其适合于基于输出选择模块OSM-A的状态信息来检测时钟板CB-A的输出选择模块OSM-A的双主/双从(Bi-master/Bi-slave)故障。时钟板还包括基于故障检测电路FDP-A的信息来停止(drop)分支O1上的时钟的停止时钟电路DC-A。参考标记BD-A表示分支O1上的各个总线驱动器。提供给总线驱动驱BD-A的信号还经由连接盘PD2-A提供给时钟板CB-B的故障检测电路FDP-B。时间严格传输协议生成电路TSTP-A连接到用于接收参考信号的分支O1并连接到用于接收主状态或从状态的故障检测电路FDP-A，并且时间严格传输协议生成电路TSTP-A用作与待发送的数据包有关的时戳生成。时钟板CB-B的时间严格传输协议生成电路TSTP-A与时钟板CB-B的时间严格传输协议生成电路TSTP-B是同步的。时钟板CB-B与时钟板CB-A具有相同的结构，并且因此时钟板CB-B包括以标号“-B”表示的相应组件，其与图1所示的时钟板CB-A的各组件进行交互。
为了解释图1的***的操作，假定冗余同步时钟分配***典型地包括两个时钟板CB-A和CB-B。一个时钟板作为主时钟板工作而另一个时钟板作为从时钟板工作。每个时钟板都具有多个参考时钟输入，每个参考时钟输入为两个时钟模块提供某个参考时钟信号I1至I3。两个时钟板的输入选择模块ISM-A、ISM-B从在时钟板的输入端所提供的多个参考时钟信号中选择某个参考时钟信号。在软件的控制下，两个板选择相似的时钟参考，使得两个板均得到相同的时钟信号，以便将“清晰”时钟信号提供给多个待同步的从时钟模块，诸如微处理器板或如线路终端板、路由服务器板或切换矩阵板之类的电信板。然后，定时单元TU-A、TU-B均通过清除由输入选择模块提供的时钟信号的抖动和漂移来生成“清晰”时钟信号并且以便提供对所选时钟信号的无中断切换。然后，假定输出选择模块OSM-A、OSM-B均从时钟板CB-A选择“清晰”时钟信号。这一选择在软件的控制下执行。
时钟板CB-A、CB-B还包括适合于切换每个时钟模块CB-A、CB-B以在主模式和从模式之间进行改变的时钟切换模块SW。时钟切换模块SW包括具有第一电路部分SW-A和第二电路部分SW-B的触发电路，将参考图2对其进行更详细地解释。根据本实施例，该触发电路配置为复位(RS)触发电路。该触发电路的第一电路部分SW-A位于第一时钟模块CB-A上并且该触发电路的第二电路部分SW-B位于第二时钟模块CB-B上。如图1所示，切换模块SW连接到控制元件CE-A和控制元件CE-B并经由座位输出选择模块OSM-A、OSM-B的一部分的连接盘PD-A、PD-B接收从分支O1、O2得到的各个信号。
现在参考图2，其示出了图1的冗余同步时钟分配***中的切换电路的实施例，触发电路的第一电路部分SW-A包括具有适合于接收第一请求信号100-A的第一输入的第一逻辑门2-A(在本实施例中为AND门(与门))，第一请求信号100-A表明需要在主模式和从模式之间进行改变。例如，信号100-A以负信号表示请求变为主时钟模块。逻辑门2-A还具有经由互连13-2和反相器1-A连接到触发电路的第二电路部分SW-B的第二输入。逻辑门2-A具有适合于输出指示时钟模块CB-A的当前主从状态的第一控制信号101-A的输出。例如，信号101-A指示状态“我是从时钟模块”和相反的状态“我是主时钟模块”。
触发电路的第二电路部分SW-B包括第二逻辑门2-B(在本实施例中为AND门)，该第二逻辑门2-B具有适合于接收第二请求信号100-B的第一输入，第二请求信号100-B表明需要在主模式和从模式之间进行改变。逻辑门2-B还具有第二输入，该第二输入经由互连13-1和反相器1-B连接到触发电路的第一电路部分SW-A。逻辑门2-B具有适合于输出指示第二时钟模块的当前主从状态的第二控制信号101-B的输出。例如，信号100-B和信号101-B的信号指示分别对应于信号100-A和信号101-A的信号指示。
在图2的优选实施例中，对于每个时钟模块CB-A、CB-B，为切换模块SW提供适合于检测触发电路的第一电路部分SW-A和第二电路部分SW-B之间的浮动的或开路的互连13-1、13-2的第一检测电路。特别地，每个时钟模块的第一检测电路都包括第一电阻器8-A、8-B(例如1k)和第一运算放大器11-A、11-B。待检测的互连13-1、13-2经由电阻器8-A、8-B连接到第一电压端9-A、9-B，并且待检测的互连13-1、13-2连接到运算放大器11-A、11-B的第一输入(非反相输入)。运算放大器11-A、11-B具有连接到第二电压端10-A、10-B的第二输入(反相输入)。运算放大器11-A、11-B具有适合于输出第一检测电路的检测信号102-A、102-B的输出，该检测信号指示了相应的互连13-1、13-2为开路或浮动时以及对偶时钟板为非激活时的状态。
在本发明的另一优选实施例中，对于每个时钟模块CB-A、CB-B，为切换模块SW提供适合于检测触发电路的第一电路部分SW-A和第二电路部分SW-B之间的短路互连13-1、13-2的第二检测电路。特别地，对于每个时钟模块CB-A、CB-B，第二检测电路都包括分压器5-A、5-B，第二运算放大器6-A、6-B，以及第二电阻器7-A、7-B(例如681k；连接到运算放大器输入的分压器电阻器具有例如22k之类的值，并且连接到互连13-1、13-2中的电阻器具有例如50R之类的值)。分压器5-A、5-B连接到待检测的互连13-1、13-2中，其中分压器具有连接到运算放大器6-A、6-B的第一输入(非反相输入)的第一输出以及连接到运算放大器6-A、6-B的第二输入(反相输入)的第二输出。运算放大器6-A、6-B的第一输入经由电阻器7-A、7-B连接到第三电压端12-A、12-B。运算放大器6-A、6-B具有适合于输出第二检测电路的检测信号103-A、103-B的输出，该检测信号指示了相应的互连13-1、13-2短路接地时的状态。该信号仅在各主状态下有效。因此，避免了所分配的触发被开路的或短路的互连迫使进入某个状态。
根据另一实施例，触发电路包括相应的跟踪主请求电路3-A、3-B，其适合于补偿在所分配的触发电路的第一电路部分SW-A和第二电路部分SW-B之间所发送信号的信号延迟，以避免触发电路的输出信号发生振荡。特别地，跟踪主请求电路3-A、3-B补偿在信号经由互连13-1、13-2往返期间产生的两个线路延迟(cable delay)，即在门2-A、2-B处校准各信号边缘。这种振荡对于请求短于往返时间的触发来说是比较常见的。
此外，触发电路优选地提供了具有活动***能力的适合于在***时钟板CB-A、CB-B时提供预定信号状态的缓冲电路4-A、4-B。使用具有活动***能力(即在未接通电源时具有较高的Z)的标准缓冲器避免了当***/取出从时钟板时在主时钟板中发生误切换。
因此，根据本发明的冗余同步时钟分配***在时钟分配***的两个冗余时钟模块之间提供了安全实现的激活/备用切换，因此该时钟分配***符合高可用性的要求。受保护的所分配的触发可以比较容易地确保安全、快速和一致的切换。
                  参考标号
CB-A、CB-B        时钟模块
ISM-A、ISM-B      输入选择模块
TU-A、TU-B        定时单元
OSM-A、OSM-B      输出选择模块
CE-A、CE-B        控制元件
FDP-A、FDP-B      故障检测电路
CSM               从时钟模块
DC-A、DC-B        停止时钟电路
BD-A、BD-B        总线驱动器
O1、O2            时钟分配分支
SW                切换模块
SW-A、SW-B        切换模块的电路部分
PD-A、PD-B        连接盘
PD2-A、PD2-B      连接盘
TSTP-A、TSTP-B    时间严格传输协议生成电路
1-A、1-B          反相器
2-A、2-B          逻辑门
3-A、3-B          跟踪主请求电路
4-A、4-B          缓冲电路
5-A、5-B          分压器
6-A、6-B          运算放大器
7-A、7-B          电阻器
8-A、8-B          电阻器
9-A、9-B          电压端
10-A、10-B        电压端
11-A、11-B        运算放大器
12-A、12-B        电压端
13-1、13-2        互连
100-A、100-B      请求信号
101-A、101-B      控制信号
102-A、102-B      输出信号
103-A、103-B      输出信号

Claims (10)

1.一种冗余同步时钟分配***，包括：
至少一个第一时钟模块和第二时钟模块(CB-A、CB-B)；
第一时钟分配分支和第二时钟分配分支(O1、O2)，适合于对连接在所述冗余同步时钟分配***下游的至少一个从时钟模块(CSM)进行同步；
每个时钟模块(CB-A、CB-B)都适合于在主模式中用作主时钟模块(CB-A)以便为一个所述时钟分配分支(O1)提供激活的时钟信号，并且每个时钟模块(CB-A、CB-B)都适合于在从模式中用作从时钟模块(CB-B)以便为另一个所述时钟分配分支(O2)提供备用的时钟信号；
时钟切换模块(SW)，适合于切换每个第一时钟模块和第二时钟模块(CB-A、CB-B)以在主模式和从模式之间进行改变；
其中所述时钟切换模块(SW)包括具有第一电路部分(SW-A)和第二电路部分(SW-B)的触发电路(1-A、2-A；1-B、2-B)；
所述触发电路的第一电路部分(SW-A)位于所述第一时钟模块(CB-A)上并且所述触发电路的第二电路部分(SW-B)位于所述第二时钟模块(CB-B)上。
2.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
所述触发电路(1-A、2-A；1-B、2-B)配置为复位(RS)触发电路。
3.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
所述触发电路的所述第一电路部分(SW-A)包括第一逻辑门(2-A)；
所述第一逻辑门(2-A)具有适合于接收表明需要在主模式和从模式之间进行改变的第一请求信号(100-A)的第一输入；
所述第一逻辑门(2-A)具有连接到所述触发电路的所述第二电路部分(SW-B)的第二输入；
所述第一逻辑门(2-A)具有适合于输出指示所述第一时钟模块(CB-A)的当前主从状态的第一控制信号(101-A)的输出。
4.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
所述触发电路的所述第二电路部分(SW-B)包括第二逻辑门(2-B)；
所述第二逻辑门(2-B)具有适合于接收表明需要在主模式和从模式之间进行改变的第二请求信号(100-B)的第一输入；
所述第二逻辑门(2-B)具有连接到触发电路的第一电路部分(SW-A)的第二输入；
所述第二逻辑门(2-B)具有适合于输出指示所述第二时钟模块的当前主从状态的第二控制信号(101-B)的输出。
5.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
为所述切换模块(SW)提供适合于检测所述触发电路的所述第一电路部分(SW-A)和所述第二电路部分(SW-B)之间的浮动的或开路的互连(13-1、13-2)的第一检测电路(8-A、11-A、8-B、11-B)。
6.根据权利要求5所述的冗余同步时钟分配***，其特征在于：
所述第一检测电路包括第一电阻器(8-A、8-B)和第一运算放大器(11-A、11-B)，第一电压端(9-A、9-B)，以及第二电压端(10-A、10-B)；
待检测的互连(13-1、13-2)经由所述第一电阻器(8-A、8-B)连接到所述第一电压端(9-A、9-B)，并且待检测的互连(13-1、13-2)连接到所述第一运算放大器(11-A、11-B)的第一输入；
所述第一运算放大器(11-A、11-B)具有连接到所述第二-电压端(10-A、10-B)的第二输入；
所述第一运算放大器(11-A、11-B)具有适合于输出所述第一检测电路的检测信号(102-A、102-B)的输出。
7.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
为所述切换模块(SW)提供适合于检测所述触发电路的所述第一电路部分(SW-A)和所述第二电路部分(SW-B)之间的短路互连(13-1，13-2)的第二检测电路(5-A、6-A、5-B、6-B)。
8.根据权利要求7所述的冗余同步时钟分配***，其特征在于：
所述第二检测电路包括分压器(5-A、5-B)、第二运算放大器(6-A、6-B)、第二电阻器(7-A、7-B)以及第三电压端(12-A、12-B)；
所述分压器(5-A、5-B)连接到待检测的互连(13-1、13-2)中，所述分压器具有连接到所述第二运算放大器(6-A、6-B)的第一输入的第一输出以及连接到所述第二运算放大器(6-A、6-B)的第二输入的第二输出；
所述第二运算放大器(6-A、6-B)的所述第一输入经由所述第二电阻器(7-A、7-B)连接到所述第三电压端(12-A、12-B)；
所述第二运算放大器(6-A、6-B)具有适合于输出所述第二检测电路的检测信号(103-A、103-B)的输出。
9.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
所述触发电路包括跟踪主请求电路(3-A、3-B)，其适合于补偿在所述触发电路的所述第一电路部分(SW-A)和所述第二电路部分(SW-B)之间所发送信号的信号延迟，以避免所述触发电路的输出信号发生振荡。
10.根据权利要求1所述的冗余同步时钟分配***，其特征在于：
所述触发电路提供了具有活动***能力的适合于在***时钟板(CB-A、CB-B)时提供预定信号状态的缓冲电路(4-A、4-B)。
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