CN1790224A - 参考时钟的方法和*** - Google Patents
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Abstract
在至少一些实施例中，一种方法包括：接收指示热插拔卡(120)耦合到计算机***(102)的外部卡检测信号，并基于该外部卡检测信号激活可缩放参考时钟平台的至少一个参考时钟信号。该方法还包括：基于至少一个参考时钟信号，使嵌入到在热插拔卡(120)和计算机***(102)之间传输的数据包中的时钟信号与另一个时钟信号同步。
Description
技术领域
本发明涉及参考时钟，更具体地说，涉及参考时钟的方法和***。
背景技术
在一些计算机中，可经由称为“卡”或“模块”的可交换(即热插拔)***式装置添加附加功能性。在将卡***计算机的相关的端口或插槽时，计算机可访问该卡的功能性。如果用户希望，则可从一台计算机拔去卡并将其***另一台计算机，从而将该卡提供的功能性从一台计算机切换到另一台计算机。
为了使一些卡工作，接收卡的计算机可能需要周期性地使嵌入数据包中的时钟信号与另一个时钟信号同步。可由参考时钟来执行这种周期性同步。可惜的是，使参考时钟可以连续运行(无论是否***卡)导致了增加的功耗和增加的电磁干扰(EMI)的可能性。此外，改变现有参考时钟结构(即，平台)常常是昂贵的，并可能导致兼容性问题。
发明内容
根据本发明的方法包括：通过降低与参考时钟结构相关联的预定可缩放性来配置与外部卡检测信号一起使用的参考时钟单元，所述参考时钟结构与参考时钟单元相关联；配置参考时钟单元以基于外部卡检测信号来激活参考时钟信号输出；以及参考时钟单元经由通过降低预定可缩放性而得到的输入来接收所述外部卡检测信号。
根据本发明的***包括：处理器；芯片组，其耦合到所述处理器；以及参考时钟单元，其耦合到所述芯片组，并配置为输出可缩放数量的参考时钟信号，用以使嵌入数据包中的时钟信号与另一个时钟信号同步，其中参考时钟单元配置为基于外部卡检测信号来激活至少一个参考时钟信号，所述外部卡检测信号标识外部卡何时耦合到所述***。
附图说明
为了详细描述本发明的示例性实施例，现在参考附图，其中：
图1示出了根据本发明实施例的***；
图2示出了根据本发明备选实施例的***；
图3示出了根据本发明实施例的参考时钟单元；
图4示出了根据本发明实施例的时序图；
图5示出了根据本发明实施例的方法；以及
图6示出了根据本发明备选实施例的方法。
具体实施方式
某些术语在整个以下描述和权利要求书中使用，以指代特定***部件。本领域技术人员会理解，计算机公司可能用不同名称来指代某一部件。本文件并不想区分这些名称不同但功能相同的部件。在以下讨论和权利要求书中，以开放式的方式使用术语“包括”和“包含”，因此应将其解释为表示“包括，但不局限于”。同样，术语“耦合”用于表示间接或直接的电连接。因此，如果第一装置耦合到第二装置，则该连接可通过直接电连接，或通过经由其它装置和连接的间接电连接。术语“***”指代两个或更多个部分的集合，并可用于指代计算机***或计算机***的一部分。
如本文中公开的，本发明的一些实施例使能够基于热插拔卡的存在或不存在而激活/减活串行参考时钟信号。当被激活时，串行参考时钟使嵌入数据包中的时钟信号能够与另一个时钟信号周期性同步。例如，实现外设部件互连Express协议(PCI Express)的装置使用串行参考时钟来周期性地同步嵌入数据包中的时钟信号与2.5GHz时钟信号。
在一些实施例中，通过降低串行参考时钟平台的预定可缩放性来实现基于热插拔卡的存在或不存在的串行参考时钟的激活/减活。如本文所用的，降低串行参考时钟平台的预定可缩放性包括降低与可缩放串行参考时钟平台相关联的至少一个串行参考时钟信号的可用性或质量。例如，PCI Express的串行参考时钟平台预定为可按比例增大到最大七对差分串行参考时钟信号。因此，在实现PCI Express的实施例中，降低串行参考时钟平台的预定可缩放性包括降低这七对差分串行参考时钟信号中至少一对的可用性或质量。
降低串行参考时钟平台的预定可缩放性使能够由串行参考时钟直接接收外部卡信号(其指示热插拔卡的存在或不存在)。例如，串行参考时钟可配置为经由管脚位置接收外部卡信号，该管脚位置是通过降低串行参考时钟平台的预定可缩放性得到的。在一些实施例中，降低串行参考时钟平台的预定可缩放性不影响***的性能。例如，实现PCI Express的一些***可能仅使用例如(七对中的)两对或三对差分串行参考时钟。在这些***中，将PCI Express的预定可缩放性从七对差分串行参考时钟降为例如六对差分串行参考时钟并不影响***的性能。
在备选实施例中，由与实现串行参考时钟发生器的***的现有硬件部件兼容的中断例程来实现基于热插拔卡的存在或不存在的串行参考时钟的激活/减活。例如，具有可编程输入的硬件部件(例如芯片组)可配置为接收指示何时卡存在(即：卡******中)的信号。当可编程输入指示已经接收该信号时，可执行与该硬件部件兼容的中断例程，由此将一个或多个命令发送到串行参考时钟发生器，以激活参考时钟。
在某些情况下，预定或预先定义现有的***结构，以使硬件的改变/添加可能引起兼容性问题和其它问题。在此描述的本发明的实施例提供了如下优点：限制或消除了对现有***结构的硬件改变/添加，从而减少了与这些硬件改变/添加相关的兼容性问题和费用。
图1示出了根据本发明实施例的***100。如图1中所示，***100包括计算机102，该计算机具有耦合到主芯片组108的处理器112。主芯片组108提供了处理器112与端口120以及***100的其它部件之间的接口。处理器112可执行计算机可读指令、操作***和存储在本地存储器114、BIOS(基本输入/输出***)存储器113或耦合到处理器112的其它存储介质中的其它应用程序。计算机102还包括参考时钟单元104，该参考时钟单元耦合到主芯片组108，并配置为从主芯片组108接收命令(例如写命令)。如图所示，电源开关106、参考时钟单元104以及主芯片组108耦合到端口110，该端口配置为接收热插拔卡120。
热插拔卡120将预定的功能性添加到计算机102。例如，热插拔卡120可提供连网功能性、图形功能性、音频功能性、***总线功能性、存储器或其它功能性。在一些实施例中，热插拔卡120实现PCIExpress协议，并且端口110可以是相应的PCI Express可兼容端口。备选地，热插拔卡120和端口110可实现另一个现在已知或随后开发的通信协议。
如图所示，端口110在计算机部件(例如参考时钟单元104、电源开关106和主芯片组108)和热插拔卡120之间传送若干信号。表1示出了图1中所用信号标记、扩展信号名称和信号用途描述的列表。
表1
| 信号标记 | 信号名称 | 信号用途 |
| CPP1 | 卡当前协议1 | 存在第一协议(例如USB)卡时发信号 |
| CPP2 | 卡当前协议2 | 存在第二协议(例如PCIExpress)卡时发信号 |
| +3.3V | 电源1 | 将3.3伏信号提供给卡 |
| +3.3VAUX | 辅助电源 | 将3.3伏辅助信号提供给卡 |
| +1.5V | 电源2 | 将1.5伏信号提供给卡 |
| GND | 地 | 向部件提供电气接地 |
| P2RST | 协议2复位 | 提供逻辑电平“复位”信号 |
| REFCLK+，REFCLK- | 参考时钟 | 向卡提供正负时钟参考 |
| CLKREQ | 时钟请求 | 发出卡需要时钟参考的信号 |
| SMBUS | ***管理总线 | 向时钟提供***管理协议信号 |
| P2T+，P2T- | 协议2差分传送对 | 向卡提供串行总线连接 |
| P2R+，P2R- | 协议2差分接收对 | 向卡提供串行总线连接 |
| P1+，P1- | 协议1端口差分对 | 到卡的协议1连接 |
| PLTRST | 平台复位 | 控制对卡的复位 |
如表1所示，CPP1信号指示基于第一协议(例如通用串行总线“USB”)的热插拔卡120何时被***端口110。CPP2信号指示基于第二协议(例如PCI Express)的热插拔卡120何时被***端口110。+3.3V信号将3.3伏信号提供给热插拔卡120。+3.3VAUX信号将辅助3.3伏信号提供给热插拔卡。+1.5V信号将1.5伏信号提供给热插拔卡120。GND信号表示***100部件和热插拔卡120的电气接地。
P2RST信号指示何时复位基于第二协议的热插拔卡120。例如，可在将有效功率和参考时钟信号提供给热插拔卡120之后断言(assert)P2RST信号。REFCLK+和REFCLK-信号分别向热插拔卡120提供正时钟参考和负时钟参考。REFCLK+和REFCLK-信号可从高阻(Hi-Z)时钟发生器输出。如上所述，REFCLK+和REFCLK-信号可用于使嵌入到在卡120和计算机102之间传送的数据包中的时钟信号与另一时钟信号同步。
CLKREQ信号指示热插拔卡120何时请求串行参考时钟信号。SMBUS信号在主芯片组108和时钟单元104之间提供SMBUS协议命令。P2T信号基于第二协议将串行总线信号从主芯片组108提供给热插拔卡120。P2R信号基于第二协议将串行总线信号从热插拔卡120提供给主芯片组108。在一些实施例中，P2T和P2R信号对应于具有上述嵌入的时钟信号的数据包。因此，REFCLK+和REFCLK-信号可用于使与P2T和P2R信号相关联的嵌入的时钟信号与另一个时钟(例如2.5GHz时钟)同步。
P1信号基于第一协议在主芯片组108和热插拔卡120之间提供信号。PLTRST信号使芯片组108能够复位平台(例如PCI Express平台)上的装置。如图所示，PLTRST信号输入到电源开关106，在一些实施例中，该电源开关控制P2RST信号，这在下文将描述。虽然上述信号用在图1的示例性实施例中，但本发明的实施例并不局限于这些信号，并可实现其它信号。
在计算机102上电时(例如，在称为“POST”的通电自检期间)，芯片组108的通用可编程输入(GPI)配置为与CPP2信号一起使用。例如，可由处理器112执行***管理中断(SMI)处理程序或先进配置与电源接口(ACPI)方法来基于CPP2信号对GPI编程，以产生与芯片组108兼容的中断。在一些实施例中，上述SMI处理程序或ACPI方法可使用基本输入/输出***(BIOS)代码。BIOS代码可存储在耦合到处理器112的BIOS存储器113中。
如果GPI不能在两个输入信号沿(上升沿和下降沿)上触发，则在执行BIOS代码(或其它计算机可读指令)时，该BIOS代码使处理器112检测CPP2信号的状态，以建立触发中断的信号沿。如图1中所示，CPP2信号或CLKREQ信号可输入到主芯片组108的GPI。因此，可使用低阻跳线116、118中的一个。如果存在低阻跳线116，则主芯片组108可检测到CPP2信号的断言和去断言(de-assertion)。备选地，如果存在低阻跳线118，则主芯片组108可检测到CLKREQ信号的断言和去断言。
如果检测到断言了CPP2信号或CLKREQ信号，则BIOS代码使芯片组108的通用可编程输出(GPO)对电源开关106的RCLKEN(释放时钟使能)输入去断言信号122。RCLKEN信号的去断言使卡120(经由P2RST信号)保持在复位状态。
如图1中所示，CPP2信号还输入到电源开关106。电源开关106对断言的CPP2信号的检测使功率被释放到卡120。然而，直到已经激活并稳定了REFCLK信号，才从复位状态释放卡120。
响应于主芯片组108的GPI接收到断言的CPP2信号或断言的CLKREQ信号，执行中断例程。在中断例程期间，主芯片组108对参考时钟单元104断言信号，由此参考时钟单元104输出REFCLK+和REFCLK-信号。例如，图1示出了***管理总线(SMBUS)将主芯片组108耦合到参考时钟单元104，由此主芯片组108和参考时钟单元104使用SMBUS协议通信。在该实施例中，主芯片组108可实现SMBUS写命令来激活参考时钟单元104，以将REFCLK+和REFCLK-信号输出到热插拔卡120。
最初，REFCLK+和REFCLK-信号可能是不稳定的。因此，可实现以下称为“稳定周期”的时间间隔，来使REFCLK+和REFCLK-信号稳定。稳定周期可以是预定的时间间隔。备选地，可通过监控REFCLK+和REFCLK-信号来确定信号何时稳定了，来确定稳定周期。在稳定周期之后，主芯片组108对电源开关106断言RCLKEN信号。RCLKEN信号122的断言使电源开关106将P2RST(复位)信号释放到热插拔卡120，从而使卡120能够工作。
在中断例程结束之前，建立主芯片组108的GPI，以响应于CPP2信号或CLKREQ信号的上升沿触发中断(即，在一些实施例中，由于是“高”信号而不是“低”信号指示不存在卡120，因此上升沿与去断言的CPP2信号或CLKREQ信号相关联)。如果GPI随后检测到去断言的CPP2信号或CLKREQ信号，则SMI处理程序或ACPI代码使SMBUS写命令被发送到参考时钟单元104。该写命令禁止到卡120的REFCLK信号。在将卡120***端口110时，SMI处理程序或ACPI代码还使主芯片组108的GPO对电源开关106去断言RCLKEN信号，从而将P2RST信号设置在正确的状态。同样，再次建立主芯片组108的GPI，以响应于CPP2信号或CLKREQ信号的下降沿(即断言)而触发。
图2示出了根据本发明备选实施例的***101。图2的***101类似于图1的***100，并基于卡120的存在/不存在而启动到热插拔卡120的参考时钟信号的激活/减活。与图1的实施例相比，图2的实施例不配置主芯片组108的GPI和GPO。相反，***101降低参考时钟发生器平台(即结构)的打算的(即预先定义的)可缩放性，以便基于卡120的存在/不存在而启动参考时钟信号的激活/减活。在没有对现有***结构的硬件改变/添加的情况下，降低参考时钟发生器平台的可缩放性，以使能够简单、动态地控制何时激活/减活参考时钟信号。在一些实施例中，参考时钟信号与PCI Express协议兼容。因此，在那些实施例中，参考时钟信号的频率、上升时间、下降时间、信噪比(SNR)、幅度或其它特性应对应于为PCI Express协议定义的预定信号特性。
图3示出了参考时钟124的实施例。如图3中所示，参考时钟124包括耦合到简化的REFCLK结构148的时钟控制逻辑142和配置为基于可缩放的串行参考时钟平台输出若干串行参考时钟(SRC)差分信号的时钟发生器144。在一些实施例中，时钟控制逻辑142可包括一个或多个寄存器，并且简化的REFCLK结构148可包括一个或多个串行参考时钟(SRC)差分输出管脚。这些管脚用于接收指示热插拔卡何时******的信号，而不算输出差分时钟输出。因此，一对或多对可以降低预先定义的参考时钟输出的质量，以使能够接收外部信号(例如基于热插拔卡的存在或不存在的信号)。这基于外部信号启动了其余参考时钟输出中的一个或多个的动态激活/减活。如图所示，外部信号可以是上述CLKREQ信号或CPP2信号。
当简化的REFCLK结构148接收到断言的CLKREQ信号或CPP2信号时(即，在热插拔卡120***端口110时，或需要时钟信号时)，信号150被发送到时钟控制逻辑142。响应于断言的信号150，时钟控制逻辑142对时钟发生器144的电源/复位逻辑146断言信号152，由此一对或多对REFCLK+和REFCLK-信号被激活，并从时钟发生器144输出。
在去断言CLKREQ或CPP2信号时(例如，在从端口110拔去热插拔卡120时，或不需要时钟信号时)，简化的REFCLK结构148可将去断言的信号150发送到时钟控制逻辑142。然后时钟控制逻辑142可对时钟发生器144的电源/复位逻辑146去断言信号152，由此减活REFCLK+和REFCLK-信号。
另外，经由SMBUS提供的命令可使时钟控制逻辑142断言或去断言信号152，从而激活和减活REFCLK+和REFCLK-信号。例如，在计算机102上电时，可提供SMBUS命令，以便激活REFCLK+和REFCLK-信号，而无需考虑外部信号。因此，虽然参考时钟单元124的工作可基于外部信号，但参考时钟单元124也可配置为基于来自主芯片组108的命令而输出SRC时钟信号。
图4示出了根据本发明实施例的时序图400。时序图400可表示图1的实施例。如图4中所示，首先断言功率信号402(例如+3.3V、+3.3VAUX和+1.5V信号)和***复位信号404。例如，在计算机102上电时，可断言功率信号402和***复位信号404。在断言信号402和404之后的一段时间，去断言CPP2信号406(或CLKREQ信号)(例如在一些实施例中，“低”信号指示热插拔卡120何时被***端口110)。在去断言CPP2信号406之后的预定时间间隔“TIME1”(例如15ns)，激活REFCLK+和REFCLK-时钟信号408。然后在时间间隔“TIME2”之后断言上述P2RST信号410。时间间隔T2使REFCLK+和REFCLK-信号408可以稳定。在断言P2RST信号410时，热插拔卡120开始工作，从而向计算机(例如计算机102)提供预定功能。
图5示出了根据本发明实施例的方法500。如图5中所示，方法500包括：在***上电期间，配置与外部卡检测信号一起使用的可用硬件的GPI(块502)。如上所述，外部卡检测信号可以是CPP2信号或CLKREQ信号。方法500还包括：在***上电期间，配置可用硬件的GPO以便基于卡检测信号输出将卡保持在复位状态的信号(块504)。可用硬件可包括具有GPI和GPO的主芯片组或其它可用硬件。在外部卡检测信号指示卡存在时，该卡保持在复位状态，并断言可用硬件中的中断(例如主芯片组中断)(块506)。基于该中断，激活使嵌入数据包中的时钟信号与另一个时钟信号同步的参考时钟信号(块508)。
图6示出了根据本发明备选实施例的方法600。如图6中所示，方法600包括：通过降低参考时钟单元的打算的(预先定义的)可缩放性来配置与外部卡检测信号一起使用的参考时钟单元(块602)。例如，与PCI Express一起使用的参考时钟单元可将预先定义的可缩放性从七对差分时钟输出降到六对差分时钟输出。方法600还包括：经由通过降低单元的预先定义的可缩放性得到的输入来接收外部卡检测信号(块604)。在块606，激活参考时钟信号，以基于接收的外部卡检测信号使嵌入数据包中的时钟信号与另一个时钟信号同步。
以上讨论旨在说明本发明的原理和各种实施例。对于本领域技术人员而言，一旦完全理解了以上公开，各种改动和修改将是显然的。例如，本发明的实施例可实现基于热插拔卡的存在或不存在而激活/减活参考时钟信号的其它软件、硬件或软件与硬件的组合。意欲将以下权利要求书解释为包含所有这种改动和修改。
Claims (10)
1.一种方法，包括：
通过降低与参考时钟结构相关联的预定可缩放性来配置与外部卡检测信号一起使用的参考时钟单元(104)，所述参考时钟结构与所述参考时钟单元(104)相关联；以及
配置所述参考时钟单元(104)以基于所述外部卡检测信号来激活参考时钟信号输出。
2.如权利要求1所述的方法，还包括：所述参考时钟单元(104)经由通过降低所述预定可缩放性而得到的输入来接收所述外部卡检测信号。
3.一种***(102)，包括：
处理器(112)；
芯片组(108)，其耦合到所述处理器(112)；以及
参考时钟单元(104)，其耦合到所述芯片组(108)，并配置为输出可缩放数量的参考时钟信号，用以使嵌入数据包中的时钟信号与另一个时钟信号同步，
其中所述参考时钟单元(104)配置为基于外部卡检测信号来激活至少一个所述参考时钟信号，所述外部卡检测信号标识外部卡(120)何时耦合到所述***(102)。
4.如权利要求3所述的***(102)，其中从与所述参考时钟单元(104)相关联的参考时钟结构的预先定义的可缩放性，降低所述参考时钟单元(104)的可缩放性。
5.如权利要求3所述的***(102)，其中所述芯片组(108)配置为基于所述外部卡检测信号执行中断例程。
6.如权利要求3所述的***(102)，其中所述参考时钟单元(104)与PCI Express协议兼容。
7.一种参考时钟单元(124)，包括：
时钟发生器(144)，配置为输出可缩放数量的参考时钟信号，其中所述可缩放数量的参考时钟信号少于与所述参考时钟单元的平台相关联的预定最大数量的参考时钟信号；以及
时钟控制逻辑(142)，配置为断言激活信号(152)，所述激活信号(152)使所述时钟发生器(144)基于外部卡检测信号激活至少一个所述参考时钟信号。
8.如权利要求7所述的参考时钟单元(124)，其中所述参考时钟信号与所述PCI Express协议兼容。
9.如权利要求7所述的参考时钟单元(124)，其中所述可缩放数量的参考时钟信号包括六对差分参考时钟输出，并且其中所述预定最大数量的参考时钟信号包括七对差分参考时钟输出。
10.如权利要求7所述的参考时钟单元(124)，其中经由通过降低与所述参考时钟单元的平台相关联的预定可缩放性而得到的输入(148)来接收所述外部卡检测信号。
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