CN1770621A - 能够减少电流消耗的差分放大器电路 - Google Patents

Abstract

一种集成电路设备包括差分放大器、输出驱动器、以及控制电路。该差分放大器响应一对差分输入信号，并可包括响应一对偏置信号的下拉电流源。输出驱动器中具有上拉路径和下拉路径。这些路径在输出节点接合在一起。输出驱动器的第一输入端电耦接到该差分放大器的第一输出端。控制电路电耦接到该输出驱动器的第二输入端和该差分放大器。当输出节点从低切换到高时，该控制电路被配置为把下拉路径布置在不导电状态。

Description

能够减少电流消耗的差分放大器电路

技术领域

本发明涉及一种集成电路设备，更具体地，涉及一种差分放大器电路。

本申请要求于2004年11月5提交的韩国专利申请第2004-0089696号的优先权，通过引用将其公开内容合并于此。

背景技术

包括CMOS(互补金属氧化物半导体)晶体管的推挽式放大器电路是普通的并经常使用的电路。典型地，可用作音频放大器的放大器电路是模拟放大器电路或者数字放大器电路。通常用甲类放大器电路、乙类放大器电路、或者甲乙类放大器电路来实现模拟放大器电路，并通常用丁类放大器电路来实现数字放大器电路。由于认为音频放大器电路的线性比高效率更重要，所以通常用属于模拟放大器的线性放大器作为音频放大器。

通常，因为甲类、乙类、和甲乙类放大器电路的线性更高，所以用其作为模拟放大器电路。然而，当将这些类的放大器实施为用于高输出的放大器时，其使用了大量的功率。这样，模拟放大器典型地具有高线性的优点，但也具有低功率效率的缺点。具体地，在甲类模拟放大器中，浪费的功率远远大于放大器的最大输出，且放大器的效率常常不大于25％。经常用于克服甲类放大器的效率问题的乙类推挽式放大器在发射极跟随器配置中具有两个彼此耦接的晶体管。该乙类推挽式放大器比甲类放大器更高效，但是，当信号电平为低时，在乙类推挽式放大器中典型地发生交叉失真(crossoverdistortion)。

此外，当包括在乙类放大器中的晶体管交替地导通和关断时，当小电流流动时就容易地导通和关断晶体管，但是当大电流流动时就不能迅速地导通和关断晶体管。因此，由于当放大器处于空闲状态时乙类放大器中没有偏置电流(bias current)流动，所以难以在大电流区域中迅速导通/关断晶体管并因此增加了总谐波失真(THD)。

在甲乙类放大器中，当放大器在静态状态(static state)时小电流流动。这些电流远小于甲类放大器的电流，但大于乙类放大器的电流。当更多偏置电流流动时，甲乙类放大器的特征变得更相似于甲类放大器的特征，而当更少的偏置电流流动时，甲乙类放大器的特征变得更相似于乙类放大器的特征。

图1是一般的差分放大器电路100的电路图。图2是图解图1的差分放大器电路的输出信号波形和下拉晶体管(pull-down transistor)M6之间的关系的图。参考图1，差分放大器电路100包括偏置(bias)单元100、电压控制单元120、转换速度(slew rate)控制单元130、差分放大单元140、以及输出单元150。差分放大单元140放大输入信号PINS和NINS之间的电压电平差，并通过第一控制节点N1将其输出。输出单元150响应第一控制节点N1的电压电平和第二控制节点N2的电压电平而生成通过输出节点NOUT的输出信号S_OUT。当输入信号PINS的电压电平高于输入信号NINS的电压电平时，第一控制节点N1的电压电平变低，且上拉晶体管M5导通。当上拉晶体管M5导通时，输出信号S_OUT从低电平升至高电平。

此外，由于偏置单元110的电流源IB1所生成的电流，而导通了电压控制单元120的晶体管M7和M8，且第二控制节点N2的电压电平恒定保持在一电平上，使NMOS下拉晶体管M6维持在导电状态。不幸的是，由于下拉晶体管M6在输出信号S_OUT从低电平升至高电平时保持在导电状态，所以流经下拉晶体管M6的电流就浪费了。

由于在差分放大单元140的电流反射镜晶体管M3和M4的栅极处的电压，转换速度控制单元130的晶体管M12处于关断状态。另外，当将第一控制节点N1的低电平电压施加到晶体管M11的栅极时，晶体管M11导通。然后，晶体管M13的栅极电平变高，且晶体管M13保持在关断状态。

可替换地，当输入信号NINS的电压电平高于输入信号PINS的电压电平时，第一控制节点N1的电压电平被拉高，而上拉晶体管M5被关断。当发生这种情况时，第二控制节点N2的电压电平由于偏置单元110的电流源IB1所生成的电流而保持恒定。转换速度控制单元130的晶体管M12由于在电流反射镜晶体管M3和M4的栅极处的电压而处于导通状态。另外，当将第一控制节点N1的高电平电压施加到晶体管M11的栅极时，晶体管M11被关断。然后，当晶体管M13的栅极电平变低时，晶体管导通，且将电流IADD通过晶体管M12和M13施加到第二控制节点N2上。当发生这种情况时，第二控制节点N2的电压电平上升，且导通下拉晶体管M6，而输出信号S_OUT的逻辑电平从高变向低。

因为，当下拉晶体管M6导通时，下拉晶体管M6的栅极电压通常保持恒定，所以输出信号S_OUT的转换速度降低。因此，在图1的差分放大器电路100中，当下拉晶体管M6导通时，将附加电流IADD施加到第二控制节点N2，以便增加第二控制节点N2的电压电平，使得输出信号S_OUT的转换速度提高。然而，由于即使在上拉晶体管M5导通且输出信号S_OUT从低电平升至高电平时，下拉晶体管M6也保持导通，所以，即使在备用功率状态期间，图1的差分放大器电路100也消耗了大量功率。因此，如图2的时序图所图解的，下拉晶体管M6在低到高和高到低的输出切换期间和备用期间都保持导电。在所有三个工作模式期间的这个导电状态增加了放大器电路100的静态和动态功率。这样，如图2所示，下拉晶体管M6持续导通，而不管输出信号S_OUT的电平变化，因此消耗了非常大的电流量。

发明内容

本发明提供了一种能够减少电流消耗的差分放大器电路。根据本发明的实施例，提供了一种具有差分放大单元的差分放大器电路，该差分放大单元用于放大输入信号之间的电压差，并通过第一控制节点输出该电压差。输出单元响应第一控制节点的输出和第二控制节点的输出，而通过输出节点输出放大的电压差，作为输出信号。控制单元响应第一控制节点的输出而控制第二控制节点的电压电平，并且当输出信号的电平从第二电平变到第一电平时，该控制单元使工作电流不流到输出单元。

第一电平可为高电平，而第二电平可为低电平。该输出单元包括：上拉晶体管，其第一端连接到电源，栅极连接到第一控制节点，而第二端连接到输出节点；以及下拉晶体管，其第一端连接到输出节点，栅极连接到第二控制节点，而第二端连接到地电压。当输出信号的电平从第二电平变到第一电平时，第二控制节点的电压电平保持为低。第二控制节点的低电压电平足以关断下拉晶体管。

控制单元包括第一控制晶体管，其第一端连接到电源，栅极连接到第一控制节点，而第二端连接到第三控制节点。还提供了第一偏置晶体管和第二控制晶体管。第一偏置晶体管的第一端连接到第三控制节点，栅极连接到第一偏置电压，而第二端连接到地电压。第二控制晶体管的第一端连接到电源，而栅极连接到差分放大单元的电流反射镜晶体管的栅极。提供了开关晶体管。该开关晶体管的第一端连接到第二控制晶体管的第二端，栅极连接到第三控制节点，而第二端连接到第二控制节点。还提供了第二偏置晶体管，其第一端连接到第二控制节点，栅极连接到第二偏置电压，而第二端连接到地电压。

根据本发明的另一个实施例，提供了一种差分放大器电路，包括：差分放大单元，其放大输入信号之间的电压差，并通过第一控制节点输出该电压差；输出单元，其响应第一控制节点的输出和第二控制节点的输出，而通过输出节点输出放大的电压差，作为输出信号。还提供了控制单元，当输出信号的电平从第二电平变到第一电平时，其响应第一控制节点的输出而使第二控制节点的电压电平保持为低。

根据本发明的又一个实施例，提供了一种差分放大器电路，包括：放大控制单元，用于放大输入信号之间的电压差，并输出该电压差；以及输出单元，包括由第一控制节点控制的上拉晶体管、和由第二控制节点控制的下拉晶体管，并通过输出节点来输出一输出信号。其中当输出信号从第二电平变到第一电平时，该放大控制单元关断下拉晶体管。

本发明的又一个实施例中包括具有差分放大器、输出驱动器、以及控制电路的集成电路设备。该差分放大器响应一对差分输入信号。该差分放大器也可包括响应这一对偏置信号的下拉电流源。输出驱动器中具有上拉路径(path)和下拉路径。这些路径在输出节点(例如S_OUT)上接合在一起。输出驱动器的第一输入端电耦接到差分放大器的第一输出端。该控制电路电耦接到输出驱动器的第二输入端和差分放大器。当输出节点从低切换到高时，该控制电路配置为将下拉路径布置在不导电状态。根据这些实施例的这些方面，反馈差分放大器的第一输出端作为控制电路的输入，且该控制电路响应这一对偏置信号中的至少一个。在这些实施例的部分中，输出驱动器的上拉路径可包括栅极端电连接到差分放大器的第一输出端的PMOS上拉晶体管，而输出驱动器的下拉路径可包括栅极端电连接到控制电路的输出端的NMOS下拉晶体管。

附图说明

图1是传统的差分放大器电路的电路图；

图2是用于说明图1的差分放大器电路的输出信号波形和下拉晶体管之间的关系的图；

图3是根据本发明的实施例的差分放大器电路的电路图；以及

图4是用于说明图3的差分放大器电路的输出信号波形和下拉晶体管之间的关系的图。

具体实施方式

现在将参考附图在下文中更全面地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以以许多不同的形式实施，而不应该被理解为限于这里陈述的实施例；更确切地说，提供这些实施例是为了使该公开更彻底和完全，并向本领域的技术人员完整传达本发明的范围。在图中，为了清楚而放大了层和区域的厚度。相同的附图标记始终表示相同的元件。将理解的是，当诸如层、区域、或者基底的元件被称为是“在”另一个元件“上”时，它可以是直接在其它元件上，或者也可以存在介于其间的元件。相反，当元件被称为是“直接在”另一个元件“上”时，不存在介于其间的元件。此外，这里描述和图解每个实施例也包括其互补传导类型的实施例。

图3是根据本发明的实施例的差分放大器电路300的电路图，以及图4是用于说明图3的差分放大器电路300的输出信号波形和下拉晶体管PDTR之间的关系的图。参考图3，差分放大器电路300包括：差分放大单元310、输出单元320、以及控制单元330。差分放大单元310放大输入信号PINS和NINS之间的电压差，并通过第一控制节点N1将其输出。该放大单元310包括：一对NMOS输入晶体管M1和M2、一对PMOS负载晶体管(loadtransistor)M3和M4、以及由NMOS晶体管M5和M6所定义的电流源。

输出单元320响应第一控制节点N1和第二控制节点N2的输出，而通过输出节点NOUT输出放大的电压差，作为输出信号S_OUT。更具体地，输出单元320包括上拉晶体管PUTR和下拉晶体管PDTR。上拉晶体管PUTR的第一端连接到电源VDD，栅极连接到第一控制节点N1，而第二端连接到输出节点NOUT。下拉晶体管PDTR的第一端连接到输出节点NOUT，栅极连接到第二控制节点N2，而第二端连接到地电压VSS。

控制单元330响应第一控制节点N1的输出来控制第二控制节点N2的电压电平，使得当输出信号S_OUT的电平从第二电平变到第一电平时，工作电流不流经输出单元320。在图解实施例中，第一电平是高电平，而第二电平是低电平。更具体地，控制单元330包括：第一控制晶体管CTR1、第二控制晶体管CTR2、第一偏置晶体管BTR1、第二偏置晶体管BTR2、以及开关晶体管STR。第一控制晶体管CTR1的第一端连接到电源电压VDD，栅极连接到第一控制节点N1，而第二端连接到第三控制节点N3。第一偏置晶体管BTR1的第一端连接到第三控制节点N3，栅极连接到第一偏置电压BIAS1，而第二端连接到地电压VSS。第二控制晶体管CTR2的第一端连接到电源电压VDD，而栅极连接到差分放大单元310中的电流反射镜晶体管M3和M4的栅极。开关晶体管STR的第一端连接到第二控制晶体管CTR2的第二端，栅极连接到第三控制节点N3，而第二端连接到第二控制节点N2。第二偏置晶体管BTR2的第一端连接到第二控制节点N2，栅极连接到第二偏置电压BIAS2，而第二端连接到地电压VSS。

当将第一和第二偏置电压BIAS1和BIAS2施加到晶体管M5和M6时，晶体管M5和M6导通，且差分放大单元310工作。当输入信号PINS的电压电平高于输入信号NINS的电压电平时，由于差分放大单元310的晶体管M2导通使得流经M2的电流比流经晶体管M1的电流多，所以第一控制节点N1的电压电平下降，且上拉晶体管PUTR导通。然后，通过输出节点NOUT输出处于高电平的输出信号S_OUT。

当将一和第二偏置电压BIAS1和BIAS2分别施加到第一和第二偏置晶体管BTR1和BTR2时，第一和第二偏置晶体管BTR1和BTR2导通，且控制单元330工作。由于第一控制节点N1的电平为低，所以控制单元330的第一控制晶体管CTR1导通，且第三控制节点N3的电压电平变高。差分放大单元310的负载晶体管M3和M4的栅极电压使第二控制晶体管CTR2保持在关断状态。

然后，第三控制节点N3的高电平电压使开关晶体管STR关断，并且因为第二偏置晶体管BTR2保持导通，所以第二控制节点N2的电平变低。由于第二控制节点N2的电压电平为低，所以输出单元320的下拉晶体管PDTR关断。由于第二控制节点N2的低电压电平，可以足够关断下拉晶体管PDTR，从而减少整体功率消耗。在图3的差分放大器电路300中，不同于图1的差分放大器电路100，当输出信号S_OUT的电平从低电平变为高电平时，第二控制节点N2的电压电平保持为低。因此，下拉晶体管PDTR关断。

因此，在输出信号S_OUT从低电平切换到高电平的输出信号S_OUT上升期间，可以防止电流流经下拉晶体管PDTR，并可以减少电流消耗。当输入信号PINS的电压电平小于输入信号NINS的电压电平时，由于差分放大单元310的晶体管M1导通使得流经M1的电流比流经晶体管M2的电流多，所以第一控制节点N1的电平变高，且上拉晶体管PUTR关断。如果第一控制节点N1的电平是高，则控制单元330的第一控制晶体管CTR1关断。然后，因为第一偏置晶体管BTR1处于导通状态，所以第三控制节点N3的电平变低。从而第三控制节点N3的低电平电压使开关晶体管STR导通，并且，由于第二控制晶体管CTR2和开关晶体管STR处于导通状态，所以第二控制节点N2的电平变高。作为响应，因为第二控制节点N2的电平为高，所以输出单元320的下拉晶体管PDTR导通，并且输出信号S_OUT从高电平转移到低电平。在这一点上，如图4所示，由于通过第二控制晶体管CTR2和开关晶体管STR连接的电源VDD可以把第二控制节点N2的电压电平升至电源电平，所以下拉晶体管PDTR导通使得可以流过最大电流，从而输出信号S_OUT迅速从高电平切换到低电平。这个迅速切换带来提高的转换速度。

图3的差分放大器电路300的输出单元320可包括分别在输出节点NOUT和第一控制节点N1之间以及输出节点NOUT和第二控制节点N2之间的互补电容器C1和C2。此外，可以将图3的差分放大器电路300安装在液晶显示设备的驱动器电路中，这样，可以减少驱动器电路的工作电流消耗和静态电流消耗。另外，由于图3的差分放大器电路300包括少量的元件(晶体管)，所以可以减少驱动器电路的电路尺寸。

根据本发明的另一个示范实施例的差分放大器电路包括：差分放大单元、输出单元、以及控制单元。该差分放大单元放大输入信号之间的电压差，并将其通过第一控制节点输出。输出单元响应第一控制节点的输出和第二控制节点的输出，而将放大的电压差作为输出信号输出到输出节点。当输出信号的电平从第二电平变到第一电平时，该控制节点响应第一控制节点的输出而将第二控制节点的电压电平保持为低。由于第二控制节点N2的低电压电平，所以可以足够关断下拉晶体管。

尽管参考本发明的示范实施具体例示出和描述了本发明，但是本领域的一般技术人员应该明白，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其在形式和细节上做出各种变化。

Claims (20)

1.一种集成电路设备，包括：

差分放大器，其响应一对差分输入信号；

输出驱动器，其中具有在输出节点接合在一起的上拉路径和下拉路径，并且其第一输入端电耦接到所述差分放大器的第一输出端；以及

控制电路，电耦接到所述输出驱动器的第二输入端和所述差分放大器，当输出节点从低切换到高时，所述控制电路配置为把下拉路径布置在不导电状态。

2.根据权利要求1的集成电路设备，其中反馈所述差分放大器的第一输出端作为所述控制电路的输入；且其中所述差分放大器包括响应一对偏置信号的下拉电流源。

3.根据权利要求2的集成电路设备，其中所述控制电路响应这一对偏置信号中的至少一个。

4.根据权利要求1的集成电路设备，其中所述输出驱动器的上拉路径包括栅极端电连接到所述差分放大器的第一输出端的PMOS上拉晶体管，且其中所述输出驱动器的下拉路径包括栅极端电连接到所述控制电路的输出端的NMOS下拉晶体管。

5.根据权利要求4的集成电路设备，其中所述控制电路被配置为响应PMOS上拉晶体管的导通而下拉该输出端。

6.根据权利要求5的集成电路设备，其中所述控制电路的输入端电连接到PMOS上拉晶体管的栅极端。

7.根据权利要求6的集成电路设备，其中所述差分放大器包括响应一对偏置信号的下拉电流源。

8.根据权利要求7的集成电路设备，其中所述控制电路响应这一对偏置信号中的至少一个。

9.一种差分放大器电路，包括：

差分放大单元，用于放大输入信号之间的电压差，并通过第一控制节点输出该电压差；

输出单元，响应第一控制节点的输出和第二控制节点的输出，而通过输出节点输出放大的电压差，作为输出信号；

控制单元，当输出信号的电平从第二电平变到第一电平时，响应第一控制节点的输出而使第二控制节点的电压电平保持为低。

10.根据权利要求9的差分放大器电路，其中输出单元包括：

上拉晶体管，其第一端连接到电源，栅极连接到第一控制节点，而第二端连接到输出节点；以及

下拉晶体管，其第一端连接到输出节点，栅极连接到第二控制节点，而第二端连接到地电压。

11.根据权利要求10的差分放大器电路，其中第二控制节点的低电压电平足以关断下拉晶体管。

12.根据权利要求9的差分放大器电路，其中第一电平为高电平，而第二电平为低电平。

13.根据权利要求9的差分放大器电路，其中控制单元包括：

第一控制晶体管，其第一端连接到电源，栅极连接到第一控制节点，而第二端连接到第三控制节点；

第一偏置晶体管，其第一端连接到第三控制节点，栅极连接到第一偏置电压，而第二端连接到地电压；

第二控制晶体管，其第一端连接到电源，而栅极连接到差分放大单元的电流反射镜晶体管的栅极；

开关晶体管，其第一端连接到第二控制晶体管的第二端，栅极连接到第三控制节点，而第二端连接到第二控制节点；以及

第二偏置晶体管，其第一端连接到第二控制节点，栅极连接到第二偏置电压，而第二端连接到地电压。

14.根据权利要求9的差分放大器电路，其中输出单元包括分别连接在输出节点和第一控制节点之间以及输出节点和第二控制节点之间的互补电容器。

15.一种差分放大器电路，包括：

放大控制单元，用于放大输入信号之间的电压差，并输出该电压差；以及

输出单元，包括由第一控制节点控制的上拉晶体管、和由第二控制节点控制的下拉晶体管，并通过输出节点来输出一输出信号，

其中当输出信号从第二电平变到第一电平时，该放大控制单元关断下拉晶体管。

16.根据权利要求15的差分放大器电路，其中当输出信号从第二电平变为第一电平时，该放大控制单元保持第二控制节点的电平为低。

17.根据权利要求16的差分放大器电路，其中第二节点的低电压电平足以关断下拉晶体管。

18.根据权利要求15的差分放大器电路，其中第一电平为高电平，而第二电平为低电平。

19.根据权利要求15的差分放大器电路，其中放大控制单元包括：

差分放大单元，用于放大输入信号之间的电压差，并通过第一控制节点输出该电压差；

第一控制晶体管，其第一端连接到电源，栅极连接到第一控制节点，而第二端连接到第三控制节点；

第一偏置晶体管，其第一端连接到第三控制节点，栅极连接到第一偏置电压，而第二端连接到地电压；

第二控制晶体管，其第一端连接到电源，而栅极连接到差分放大单元的电流反射镜晶体管的栅极；

开关晶体管，其第一端连接到第二控制晶体管的第二端，栅极连接到第三控制节点，而第二端连接到第二控制节点；以及

第二偏置晶体管，其第一端连接到第二控制节点，栅极连接到第二偏置电压，而第二端连接到地电压。

20.根据权利要求15的差分放大器电路，其中输出单元包括分别连接在输出节点和第一控制节点之间以及输出节点和第二控制节点之间的互补电容器。

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