CN1770399A - 用于形成半导体元件的板状基体及其制造方法 - Google Patents

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Abstract

根据本发明能够提供弯曲少的板状半导体基体。该板状半导体基体包括硅衬底以及在该硅衬底上用以形成经由用氮化物半导体构成的缓冲区(3)配置的半导体元件的主要部分的主半导体区。缓冲区(3)由多层结构的多个第一缓冲区(9)和单层结构的多个第二缓冲区(10)的交互层叠体形成。第二缓冲区(10)中包含空隙(15)。通过在多层结构的第一缓冲区(9)的相互之间配置具有空隙(15)的第二缓冲区(10)，改善了半导体基体的弯曲且改善了主半导体区的结晶性。

Description

用于形成半导体元件的板状基体及其制造方法
技术领域
本发明涉及用于形成发光二极管、HEMT、FET等的化合物半导体元件的板状基体及其制造方法。
背景技术
用以形成氮化物系化合物半导体元件的板状基体即晶圆，由蓝宝石或SiC或Si等构成的衬底和其上外延生长的多个氮化物系化合物半导体层构成。由于蓝宝石衬底及SiC衬底昂贵，代之以使用Si衬底，这已在日本的特开2003-59948号公报等中开示。但是，在Si衬底和氮化物系化合物半导体区之间，存在较大的线膨胀系数之差。因此，氮化物系化合物半导体区被施加应力，从而容易发生裂纹或位错。为了解决该问题而上述特许公开公报的技术中，在Si衬底上设置多层结构的缓冲区，在该缓冲区上外延生长半导体元件形成用氮化物半导体区。由于上述多层结构的缓冲区根据在缓冲区内导入位错的结构，具有良好的应变应力缓和效果，因而减少在缓冲层上的半导体元件形成用氮化物系化合物半导体区的裂纹和位错。
但是，为了降低半导体元件的成本等，而采用大面积的由Si衬底、缓冲区以及用以形成半导体元件的主要部分的主半导体区构成的板状基体(晶圆)时，不能忽略板状基体的弯曲。例如，使用直径5.08cm(2英寸)的Si衬底时的板状基体的弯曲量为50μm，但使用直径12.7cm(5英寸)的Si衬底时的板状基体的弯曲量为100μm。因而，板状基体的弯曲量随着板状基体直径的增大而变大。另外，板状基体的弯曲随着用以形成缓冲区上形成的半导体元件的主半导体区的厚度的增大而增大。为了提高半导体元件的耐压等的特性而要求增大主半导体区的厚度。当板状基体的弯曲量变大时，不能良好地进行光刻等的半导体元件制造工序。
对于板状基体除要求改善弯曲外，还要求改善主半导体区的结晶性。主半导体区的结晶性依赖于缓冲区。根据传统的缓冲结构难以结晶性的良好的状态形成比较厚的主半导体区。
于是，本发明人制作了这样的板状基体：在多个多层结构缓冲区的相互之间形成单层结构的缓冲区，该单层结构缓冲区的晶格常数比构成多层结构缓冲区的第一层(含有Al的比例相对多的层)的晶格常数更靠近主半导体区的晶格常数。依据这样的板状基体，单层结构缓冲区赋予主半导体区与多层结构缓冲区给主半导体区的应变应力相反方向的应变应力，因此可良好地缓和板状基体的弯曲。但是，难以良好地保持主半导体区的结晶性而缓和应变应力。
刚才，就使用Si衬底的场合进行了说明，但使用相对用以形成半导体元件的氮化物半导体具有与Si衬底一样较大的线膨胀系数之差的其它衬底的板状基体中，也存在使用Si衬底的板状基体同样的问题。
发明内容
本发明要解决的课题是要求改善用于形成半导体元件的板状基体的弯曲和主半导体区的结晶性。因而，本发明的目的在于提供改善了弯曲且改善了结晶性的半导体元件形成用的板状基体。
为了解决上述课题而构思的本发明是具备衬底、在所述衬底上配置的缓冲区以及由在所述缓冲区上配置的化合物半导体构成的主半导体区的用于形成半导体元件的板状基体，
所述缓冲区由多个多层结构缓冲区和在所述多个多层结构缓冲区的相互之间配置的单层结构缓冲区构成，
所述多层结构缓冲区是第一层和第二层的交互层叠体，
所述多层结构缓冲区的所述第一层由按预定比例包含铝的氮化物半导体构成，
所述多层结构缓冲区的所述第二层由不含铝或比所述第一层小的比例含有铝的氮化物半导体构成，
所述单层结构缓冲区由不含铝或比所述第一层小的比例含有铝的氮化物半导体构成且形成得厚于所述第一和第二层且具有空隙。
还有，所述缓冲区最好包括3个或多于3个的多层结构缓冲区和2个或多于2个的单层结构缓冲区。
另外，最好所述多层结构缓冲区的所述第一层的数量为3～50，所述第二层的数量为2～49。
另外，最好所述衬底为硅半导体衬底，所述多层结构缓冲区的所述第一层是由化学式AlxMyGa1-x-yN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述x和y是满足0＜x≤1，0≤y＜1，x+y≤1，a＜x的数值)表示的氮化物半导体，所述多层结构缓冲区的所述第二层是由化学式AlaMbGa1-a-bN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述a和b是满足0≤a＜1，0≤b＜1，a+b≤1，a＜x的数值)表示的氮化物半导体，所述单层结构缓冲区是由化学式AlaMbGa1-a-bN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述a和b是满足0≤a＜1，0≤b＜1，a+b≤1，a＜x的数值)表示的氮化物半导体。
另外，最好所述多层结构缓冲区具有20～400nm的厚度，所述单层结构缓冲区具有20～400nm的厚度。
另外，最好所述多层结构缓冲区的所述第一层具有0.2～20nm的厚度，所述多层结构缓冲区的所述第二层具有0.2～30nm的厚度。
另外，所述单层结构缓冲区的空隙最好在所述衬底的上面平行的平面上的X轴方向和与之正交的Y轴方向的两个方向上重复配置。
另外，所述缓冲区和所述主半导体区最好由气相生长法形成的氮化物半导体构成。
依据本发明的缓冲区，可得到减少板状基体的弯曲的效果和改善主半导体区的结晶性的效果。
附图说明
图1是表示本发明实施例1的HEMT结构的异质结场效应晶体管的板状半导体基体的剖视图。
图2是放大表示图1的半导体衬底和缓冲区的剖视图。
图3是放大表示图2的缓冲区的一部分的剖视图。
图4是表示使用图1的板状半导体基体形成的HEMT结构的异质结场效应晶体管的剖视图。
图5是表示实施例2的半导体发光元件的剖视图。
(符号说明)
1、1a板状半导体基体，2、2a硅衬底，3缓冲区，4、4a、4b  主半导体区，9第一缓冲区，10第二缓冲区，L1第一层，L2第二层。
具体实施方式
以下，参照图1～图5，说明本发明的实施方式。
实施例1
图1中作为本发明实施例1的半导体元件概略示出用以形成HEMT(High Electron Mobility Transistor)结构的异质结场效应晶体管(以下简单称为晶体管)的半导体晶圆即板状基体1。该板状基体1包括硅半导体衬底2、由III-V族化合物半导体的一种即氮化物半导体构成的缓冲区3以及由III-V族化合物半导体的一种即氮化物半导体构成的主半导体区4。在硅衬底2和主半导体区4之间配置的缓冲区3包含许多层，但为了简化图示而图1中用一层表示。以下对硅半导体衬底2及缓冲区3进行详细说明。
图1的主半导体区4包括由用以形成图4所示的晶体管40的主半导体区4a的III-V族化合物半导体构成的第一和第二半导体层5、6。在缓冲区3上配置的第一半导体层5，例如由能够用化学式AlaMbGa1-a-bN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述a和b是满足0≤a≤1，0≤b＜1，a+b≤1的数值)表示的氮化物半导体构成，最好由不掺杂的AIGaN(氮化铝镓)构成。该第一半导体区5作为图4的晶体管40的电子移动层5a使用。
在第一半导体区5上配置的第二半导体区6，例如由能够用掺杂n型杂质(例如Si)的AlxGa1-xN(这里，x是满足0＜x＜1的数值)表示的n型氮化物半导体构成，最好由Al0.2Ga0.8N构成。该第二半导体层6用于形成图4的晶体管40的电子供给层6a。
图2中放大表示图1的硅半导体衬底2和缓冲区3。硅衬底2由作为导电型确定杂质包含B(硼)等的III族元素的p型单晶硅构成。该衬底2的配置了缓冲区3的一侧主面为例如用密勒指数表示的结晶的面方位中(111)正确面。该衬底2的杂质浓度为例如1×1013cm-3～1×1014cm-3左右，该衬底2的电阻率为例如100Ω·cm～1000Ω·cm左右。衬底2为支持缓冲区3和主半导体区4而具有厚于缓冲区3和主半导体区4的合计厚度的300～1000μm的厚度Ts。还有，显然可以将硅衬底2变形为n型硅衬底，在该n型硅衬底上形成缓冲区3。
图2中概略示出缓冲区3。缓冲区3是在衬底2上外延生长的，由7个作为多层结构缓冲区的第一缓冲区9和6个作为单层结构缓冲区的第二缓冲区10的交互层叠体构成。即，在缓冲区3中，6次交互地重复层叠第一和第二缓冲区9、10，而且，最上面配置第一缓冲区9。还有，如图2中虚线所示，可在最上面配置第二缓冲区10。对于第一和第二缓冲区9、10的数量可作任意变更。第一缓冲区9的理想数量为2～50，最好数量为3～50，更好的数量为5～10。另外，第二缓冲区10的理想数量为1～49，最好数量2～49，更好的数量为5～9。一般，随着第一和第二缓冲区9、10一对区域的数量的增加，提升缓冲功能。缓冲区3的厚度Tb最好为70～3000nm。另外，第一缓冲区9的理想厚度为20～400nm，最好为50～150nm。另外，第二缓冲区10的理想厚度为20～400nm，更好为100～200nm。
图3中为了使缓冲区3的厚度方向的结构明确而概略放大示出图2的缓冲区3的一部分。第二缓冲区10为单层结构缓冲区，但第一缓冲区9是可分别称为子层的第一和第二层L1、L2交互层叠的多层结构缓冲区。图3的例子中，第一层L1有11个、第二层L2有10个。但是，第一和第二层L1、L2的数量可任意改变。第一层L1的理想数量为3～50，更好的数量为5～20。第二层L2的理想数量为2～49，更好数量为4～19。还有，图3中第一和第二层L1、L2一对层层叠10个，再增加1个第一层L1加以层叠，但如图3中点划线所示，也可将第一缓冲区9的最上层设为第二层L2。
多个第一层L1各自为包含Al(铝)的n型氮化物半导体，由例如化学式AlxMyGa1-x-yN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述x和y是满足0＜x≤1，0≤y＜1，x+y≤1的数值)表示的III-V族化合物半导体构成。即，第一层L1最好由从AlN(氮化铝)、AlInN(氮化铟铝)、AlGaN(氮化镓铝)以及AlInGaN(氮化镓铟铝)中选择的材料构成，其中AlN最理想。第一层L1的理想厚度为0.2～20nm，最好为1～7nm，更好是可得到量子力学隧道效应的例如1～5nm。
多个第二层L2各自为不含Al或以小于第一层L1的比例含有Al的氮化物半导体，由例如化学式AlaMbGa1-a-bN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述a和b是满足0≤a＜1，0≤b＜1，a+b≤1，a＜x的数值)表示的III-V族化合物半导体构成。即，第二层L2最好由从GaN(氮化镓)、InGaN(氮化镓铟)、AlInN(氮化铟铝)、AlGaN(氮化镓铝)以及AlInGaN(氮化镓铟铝)中选择的材料构成，其中GaN最理想。
第二层L2的理想厚度为0.2～30nm，最好厚度为2～20nm，若厚度为3～10nm则更好。
作为单层结构缓冲区的第二缓冲区10是不含Al或以小于第一层L1的比例含有Al的氮化物半导体，由例如化学式AlaMbGa1-a-bN(这里，所述M是从In(铟)和B(硼)中选择的至少一种元素，所述a和b是满足0≤a≤1，0≤b＜1，a+b≤1，a＜x的数值)表示的III-V族化合物半导体构成。即，第二缓冲区10最好由从GaN(氮化镓)、InGaN(氮化镓铟)、AlInN(氮化铟铝)、AlGaN(氮化镓铝)以及AlInGaN(氮化镓铟铝)中选择的材料构成，其中GaN最理想。
第二缓冲区10的厚度最好为第一缓冲区9的第二层L2的厚度的5～50倍，若为10～40倍则更理想。
如图2和图3的概略所示，第二缓冲区10在剖面形状中含有本发明的多个空隙15。该空隙15是可称为“空的”或“空处”的区域，在第二缓冲区10中沿着与半导体基体1的上面平行的假想平面上的X轴方向和与之正交的Y轴方向的两个方向重复配置。即，图2中从第二缓冲区10的一方主面贯通到另一主面的许多空隙15在第二缓冲区10的一方主面上以格子状配置。换言之，平面看时，第二缓冲区10的许多岛状部分均匀或大致均匀分布，且各岛状部分被空隙15包围。显然，平面看时，能够将许多空隙15均匀或大致均匀分布，并将第二缓冲区10以格子状配置。
图2中为了容易作图示，而在剖面形状中全部的空隙15以大致相同形状表示，且有规律地分散配置。但是，多个空隙15可为彼此不同形状，且无规律地分散配置。例如，能够使空隙15不从第二缓冲区10的一方主面贯通到另一主面地形成。
另外，图2和图3中，示出第二缓冲区10的空隙15的壁面垂直峭立，但空隙15的壁面可以倾斜。例如，第二缓冲区10可为由许多棱锥形状部分构成，在许多棱锥形状部分之间配置设有许多倾斜壁面的例如格子状的空隙15的结构。另外，在剖面形状中，能够配置许多漏斗状空隙15。使空隙15的壁面具有从硅衬底2向主半导体区4扩展的剖面形状地、以棱锥形状形成第二缓冲区10时，第二缓冲区10下方的第一缓冲层9内的位错延伸到第二缓冲区10时在空隙15的壁面弯曲，能够良好地终结位错。从而，能够进一步减少在缓冲区3上面形成的主半导体区4的位错密度。
另外，图2和图3中空隙15的底面配置在同一平面上，但是能够使多个空隙15的深度以台阶状逐渐变化地形成多个空隙15，使多个空隙15的底面位于相互不同的平面上。
图2和图3的剖面形状中，示出空隙15的宽度一定。但是，空隙15的宽度无需在全部的部分上一定，可具有任意值。但是，空隙15的宽度必须是允许在第二缓冲区10上形成第一缓冲层9的范围内的值。空隙15的理想宽度为1～5000nm，空隙15的理想深度为第二缓冲区10的厚度以下。
形成图1的半导体基体1时，首先，准备硅衬底2，接着，用公知的气相生长法之一的MOVPE(Metal Organic Vapor Phase Epitaxy)法反复形成作为多层结构缓冲区的第一缓冲区9的第一和第二层L1、L2。作为第一层L1形成AlN层时，在反应室中使TMA(三甲基铝)和氨以所要的比例流过，得到例如厚度5nm的AlN层。作为第二层L2形成GaN层时，在反应室中使TMG(三甲基镓)和氨以所要的比例流过，得到例如厚度5nm的GaN层。
结束形成第一和第二层L1、L2交互层叠的第一缓冲区9后，通过外延生长与第二层L2同一材料来形成作为多层结构缓冲区的第二缓冲区10。还有，第二缓冲区10可用与第一缓冲区9的第二层L2不同的材料、作为一例采用InGaN形成。
若结束形成第二缓冲区10，则其上再形成第一和第二层L1、L2交互层叠的第一缓冲区9。这时，与第二缓冲区10相邻的第一层L1通过减少对反应室的TMA的相对供给量后外延生长来得到。从而，与第二的缓冲区10相邻的第一层L1的生长速率变低。若由AlN构成的第一层L1的生长速率变低，则在第一层L1的形成初期由GaN构成的第二缓冲区10的表面上不会均匀地形成AlN的结晶，而分散地形成。因此，由GaN构成的第二缓冲区10的表面上产生未被AlN被覆的部分，该部分因反应室内的气体而被蚀刻，在第二缓冲区10内形成空隙15。用以形成第一层L1的AlN在其形成初期以岛状分散配置在第二缓冲区10的表面上时，从平面看时空隙15以格子状生成，作为第二缓冲区10产生许多岛状部分。
在该第一层L1上按上述的条件反复地外延生长第二缓冲层L2和第一缓冲层L1，形成无空隙的第一缓冲区9。
若结束形成缓冲区3，则在缓冲区3上用MOVPE法生长例如不掺杂的AlGaN，得到第一半导体层5。然后，第二半导体层6也与第一半导体层5同样用MOVPE法依次形成，得到主半导体区4。
使用图1的半导体基体1形成图4的晶体管40时，在基体1的一方主面11侧设置作为第一主电极的源极41、作为第二主电极的漏极42、作为控制电极的栅极43，另外在基体1的另一主面12侧设置背面电极44。接着，分割包含多个晶体管40的图1的基体1而得到独立的多个晶体管40。还有，为了明确图4和图1的对应关系，图4中基本上与图1相同的部分采用同一参考标记。还有，图4中概略示出的缓冲区3更具体为如图2和图3所示的构成。
依据本实施例可得到如下效果。
(1)缓冲区3不只用多层结构缓冲区构成，多个多层结构的第一缓冲区9的相互之间配置单层结构的第二缓冲区10，因此提高了缓冲功能，良好地减少基体1的弯曲。其理由认为如下。即，一般基体1的晶格常数大于缓冲层的晶格常数时可能发生如点划线13所示的正向弯曲。另外，衬底1的晶格常数小于缓冲层的晶格常数时如点划线14所示可能发生负向弯曲。依据本实施例，在第一缓冲区9的相互之间形成单层结构的第二缓冲区10，使该第二缓冲区10的晶格常数比构成第一缓冲区9的第一层L1的晶格常数更靠近主半导体区4(特别是在下侧配置的电子移动层5a)的晶格常数。因此，第二缓冲区10赋予主半导体区4与第一缓冲区9给主半导体区4的应变应力相反方向的应变应力。特别是本实施例中，由于在第一缓冲区9的相互之间配置多个第二缓冲区10，良好地发挥抵消应变应力的效果。另外，第二缓冲区10包含空隙15，应变应力分散到第二缓冲区10内。结果，良好地缓和了衬底1的弯曲。
为了良好地进行半导体元件的光刻工序等，最好极力减小直径12.7cm(5英寸)的基体1的弯曲量，例如抑制到40μm以内。依据本实施例，直径12.7cm(5英寸)的基体1中以1.2～2μm的厚度形成半导体区4时的弯曲为-14μm。为了进行比较，制作了将缓冲区3置换成5nm的AlN层和20nm的GaN层这一对层层叠40个的传统的多层结构缓冲区的半导体基体(以下称为传统基体)，测量其弯曲量的结果为+100μm。
(2)第二缓冲区10包含空隙15，能够由空隙15来终结在第一缓冲区9内发生的位错。因此，减少在缓冲区3的上面形成的主半导体区4的位错密度。具体地说，主半导体区4的一方主面11上的位错密度为5×108cm-2，与传统基体2×1010cm-2相比已大幅减小了。
(3)表面的粗糙度δrms为0.2nm以下，与传统基体的0.48nm以下相比得到大幅改善。
(4)主半导体区4的电子移动层6a中的电子迁移速度为1600cm2/Vs，与传统基体的1200cm2/Vs相比大幅提升。
(5)通过将主半导体区4的厚度Tm设为1.2μm以上，能够使晶体管40等的半导体元件的耐压达到例如600V以上的高电压。
(6)通过将主半导体区4的厚度Tm设为1.2μm以上，能够减少半导体元件的漏电流。
实施例2
接着，参照图5说明实施例2的半导体发光元件50。但是，图5中基本上与图1～图4相同的部分采用同一符号，并省略其说明。实施例2的半导体发光元件50的半导体基体1a，由硅衬底2和其上依次外延生长的缓冲区3’以及主半导体区4b而构成。实施例2的半导体发光元件50中，对缓冲区3’导入了n型杂质，成为n型缓冲区。图5的缓冲区3’除导入杂质的情况外其结构与图1～图4的缓冲区3相同。
硅衬底2a除杂质浓度和电阻率不同外其结构与图4的衬底2相同。图5的衬底2a的杂质浓度为5×1018cm-3～5×1019cm-3，电阻率为0.0001～0.01Ω·cm。因而，衬底2a为导电性衬底，作为阳极54和阴极55之间的电流通路起作用。衬底2a为了支持缓冲区3和主半导体区4b而具有比较厚的厚度约300～1000μm。
图5中p型硅衬底2a与n型缓冲区3’接触。但是，衬底2a和缓冲区3’之间为异质结且两者间产生合金化区(未图示)，因此在阳极54和阴极55之间施加正向偏压时的p型硅衬底2a和n型缓冲区3’之间的电压降小。还有，显然可以将硅衬底2a变更为n型硅衬底，其上形成n型的缓冲区3’。
主半导体区4b由用以构成双异质结结构的发光二极管的主要部分的n型氮化物半导体层51和活性层52和p型氮化物半导体层53构成。
在缓冲区3’上外延生长的n型氮化物半导体层51最好为在由例如化学式AlxInyGa1-x-yN(这里x和y是满足0≤x＜1，0≤y＜1的数值)表示的氮化物半导体掺杂n型杂质，若为n型GaN则更好。可将该n型氮化物半导体层51也称为n型包层。
活性层52最好为由例如化学式AlxInyGa1-x-yN(这里x和y是满足0≤x＜1，0≤y＜1的数值)表示的不掺杂的氮化物半导体，若为InGaN则更好。还有，图5中用一层概略示出活性层52，但实际上具有公知的多重量子阱结构。显然，活性层52可用一层构成。另外，可省去活性层52。另外，本实施例中对活性层52不掺杂导电型确定杂质，但可以掺杂p型或n型杂质。
在活性层52上配置的p型氮化物半导体层53最好为在由例如化学式AlxInyGa1-x-yN(这里x和y是满足0≤x＜1，0≤y＜1的数值)表示的氮化物半导体上掺杂p型杂质的层，若为p型GaN则更好。可将该p型氮化物半导体层53称为p型包层。
由n型氮化物半导体层51、活性层52及p型氮化物半导体层53构成的主半导体区4b，经由缓冲区3’形成于硅衬底2a上，因此其结晶性及平坦性比较良好。
作为阳极的第一电极54与p型氮化物半导体层53连接，作为阴极的第二电极55与硅衬底2a的下面连接。还有，为了连接第一电极54而在p型氮化物半导体层53上增加设置接触用的p型氮化物半导体层，能够在该层上连接第一电极54。另外，能够将第二电极55连接到缓冲区3或n型氮化物半导体层51上。
图5的实施例2的半导体发光元件50具有与图1～图4相同结构的缓冲区3，因此具有与实施例1相同的效果。另外，硅衬底2a的导电性较高，因此能够降低阳极54和阴极55之间的工作电压。
本发明并不限于上述的实施例，例如可进行如下变形。
(1)能够形成双极性晶体管、绝缘栅场效应晶体管、整流二极管、公知的金属半导体场效应晶体管(MESFET)等的半导体元件，以取代图4的HEMT结构的异质结场效应晶体管40及图5的半导体发光元件50。
(2)能够使用可外延生长氮化物半导体的蓝宝石衬底、Si化合物衬底、ZnO衬底、NdGaO3衬底、GaAs衬底等的衬底，以取代各实施例的硅衬底2、2a。
(3)能够增减实施例1和实施例2的缓冲区3、3’的第一缓冲区9和第二缓冲区10的数量。例如，第一缓冲区9的数量可从2～50中选择，第二缓冲区10的数量可从1～49中选择。
(4)能够增减第一缓冲区9中的第一和第二层L1、L2一对层的数量。例如，可将第一层L1的数量设为2～50，第二层L2的数量设为1～49。
(5)实施例1和实施例2中多个第一缓冲区9采用彼此相同的结构，但可以采用多个第一缓冲区9的一部分或全部互相不同的结构，以作替代。例如，能够使第一缓冲区9的第二层L2的厚度随着接近主半导体区4a、4b变厚或变薄。另外，能够使一个第一缓冲区9中的第一和第二层L1、L2一对层的数量随着接近主半导体区4a、4b减少或增多。另外，能够采用多个第二缓冲区10的一部分或全部互相不同的结构，以取代采用多个第二缓冲区10彼此相同的结构。例如，能够使第二缓冲区10的厚度随着接近主半导体区4a、4b变厚或变薄。
(6)能够在第二缓冲区10的表面形成掩模，通过选择蚀刻第二缓冲区10来形成第二缓冲区10的空隙15。
(7)能够用实施例公开的制法以外的方法形成本发明的板状基体。例如，作为衬底使用其生长表面出现台阶(阶段结构)的衬底即斜(Off-Angled)衬底，并通过用公知的步进流水(step flow)生长方法层叠第一层L1和第二层L2构成的第一缓冲区9，可以用分数超晶格(fractional superlattice)形成。这样，能够使空隙15的尺寸比较均匀。
(8)能够对图1～图4的缓冲区3的一部分或全部上添加例如n型杂质。
本发明可在发光二极管、HEMT、晶体管、FET等的半导体元件上利用。

Claims (9)

1.一种用于形成半导体元件的板状基体，其中设有衬底、在所述衬底上配置的缓冲区以及由在所述缓冲区上配置的化合物半导体构成的主半导体区，
所述缓冲区由多个多层结构缓冲区和在所述多个多层结构缓冲区的相互之间配置的单层结构缓冲区构成，
所述多层结构缓冲区是第一层和第二层的交互层叠体，
所述多层结构缓冲区的所述第一层由按预定比例含有铝的氮化物半导体构成，
所述多层结构缓冲区的所述第二层由不含铝或比所述第一层小的比例含有铝的氮化物半导体构成，
所述单层结构缓冲区由不含铝或比所述第一层小的比例含有铝的氮化物半导体构成且形成得厚于所述第一和第二层且具有空隙。
2.如权利要求1所述的用于形成半导体元件的板状基体，其特征在于：所述缓冲区包括3个或多于3个的多层结构缓冲区和2个或多于2个的单层结构缓冲区。
3.如权利要求2所述的用于形成半导体元件的板状基体，其特征在于：所述多层结构缓冲区的所述第一层的数量为3～50，所述第二层的数量为2～49。
4.如权利要求1所述的用于形成半导体元件的板状基体，其特征在于：
所述衬底为硅半导体衬底；
所述多层结构缓冲区的所述第一层是由化学式AlxMyGa1-x-yN表示的氮化物半导体，其中，所述M是从铟和硼中选择的至少一种元素，所述x和y是满足0＜x≤1，0≤y＜1，x+y≤1，a＜x的数值；
所述多层结构缓冲区的所述第二层是由化学式AlaMbGa1-a-bN表示的氮化物半导体，其中，所述M是从铟和硼中选择的至少一种元素，所述a和b是满足0≤a＜1，0≤b＜1，a+b≤1，a＜x的数值；
所述单层结构缓冲区是由化学式AlaMbGa1-a-bN表示的氮化物半导体，其中，所述M是从铟和硼中选择的至少一种元素，所述a和b是满足0≤a＜1，0≤b＜1，a+b≤1，a＜x的数值。
5.如权利要求1所述的用于形成半导体元件的板状基体，其特征在于：所述多层结构缓冲区具有20～400nm的厚度，所述单层结构缓冲区具有20～400nm的厚度。
6.如权利要求1所述的用于形成半导体元件的板状基体，其特征在于：所述多层结构缓冲区的所述第一层具有0.2～20nm的厚度，所述多层结构缓冲区的所述第二层具有0.2～30nm的厚度。
7.如权利要求1所述的用于形成半导体元件的板状基体，其特征在于：所述单层结构缓冲区的空隙在所述衬底的上面平行的平面上的X轴方向和与之正交的Y轴方向的两个方向上重复配置。
8.如权利要求1所述的用于形成半导体元件的板状基体，其特征在于：所述缓冲区和所述主半导体区由气相生长法形成的氮化物半导体构成。
9.一种用于形成半导体元件的板状基体的制造方法，包括：
准备衬底的工序；
用气相生长法在所述衬底的一方主面上形成缓冲区的工序，所述缓冲区由多个多层结构缓冲区和在所述多个多层结构缓冲区的相互之间配置的单层结构缓冲区构成，所述多层结构缓冲区是第一层和第二层的交互层叠体，所述多层结构缓冲区的所述第一层由按预定比例含有铝的氮化物半导体构成，所述多层结构缓冲区的所述第二层由不含铝或比所述第一层小的比例含有铝的氮化物半导体构成，所述单层结构缓冲区由不含铝或比所述第一层小的比例含有铝的氮化物半导体构成且形成得厚于所述第一和第二层的厚度；以及
用气相生长法在所述缓冲区上形成由化合物半导体构成的主半导体区的工序。
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