CN1754137A - 恒压电源 - Google Patents

Abstract

公开了一种恒压电源，其为一在使用状态和待机状态之间转换的负载提供电源。所述恒压电源包括瞬时响应和电流消耗不同的第一和第二恒压电路。所述第一和第二恒压电路的输入与所述恒压电源的输入端连接，且所述第一和第二恒压电路的输出与所述恒压电源的输出端连接。一转换信号产生电路输出一转换信号，以便负载处于使用状态时，所述第一运算放大器工作，且负载处于待机状态时，所述第二运算放大器工作。

Description

恒压电源

技术领域

本发明通常涉及恒压电源，且尤其涉及一恒压电源，其为一在使用状态和待机状态之间转换的负载提供电源。

背景技术

采用一恒压电源作为诸如蜂窝电话的电源，其有一恒压电路，以提供稳定电压。该恒压电源有一恒压电路，其消耗大量电流(一高速恒压电路)，以提高电源抑制比(PSRR)或纹波抑制以及负载瞬时响应。因此，当将该恒压电源应用于一其负载有使用模式(使用状态)和睡眠模式(睡眠状态)之分的诸如蜂窝电话等设备时，增加了睡眠模式下不必要消耗的电流量，而该模式下不需要高PSRR和负载瞬时响应。因此，需要考虑一恒压电源，其有一高速恒压电路以及一PSRR和负载瞬时响应差但电流消耗降低的恒压电路(一低速电压电路)，所述恒压电源有根据负载状态转换所述恒压电路的功能。在低速恒压电路中，由于电流消耗降低使PSRR和负载瞬时响应变差，但当负载处于睡眠模式时，不会产生任何问题。

日本公开专利申请号2001-117650中披露了一恒压电源，其有一高速恒压电路和一低速恒压电路。图1是表示该恒压电源的电路图。提供一恒压电路21，以将一电源1的功率稳定提供给一负载3，如一蜂窝电话。所述电源1与被提供给所述恒压电路21的一输入端(Vbat)23连接。所述输入端23通过由一P通道MOS晶体管构成的输出晶体管(DRV)25与一输出端(Vout)27连接。在所述恒压电路21中，并行提供一高速稳压部分29a，其消耗大量电流但PSRR和负载瞬时响应好、以及一低速稳压部分29b，其PSRR和负载瞬时响应差但消耗的电流少。所述高速稳压部分29a中采用的晶体管尺寸在电流供应能力方面比所述低速稳压部分29b中的大。在该情况下，所述高速稳压部分29a和所述低速稳压部分29b具有相同的电路结构，但由于提供给其中各自运算放大器33a和33b的电流大小上的差异使响应性能不同。所述高速稳压部分29a比所述低速稳压部分29b响应快。

所述高速稳压部分29a包括运算放大器33a。所述运算放大器33a的输出端通过所述恒压电路21提供的一切换部件37a与输出晶体管25的栅极连接。将一来自参考电压部分(Vref)31a的一参考电压施加到所述运算放大器33a的反向输入端。将一分压施加到所述运算放大器33a的正向输入端，其为将输出晶体管25的输出电压通过分压电阻R1和R2分压后所得。所述电源1为所述运算放大器33a和所述参考电压部分31提供电源。在接地端与所述运算放大器33a、所述参考电压部分31a和所述电阻R2的接地侧端之间提供一N沟道MOS晶体管，其充当一中断电路35a，对通过电流进行通/断控制。

所述低速稳压部分29b与所述高速稳压部分29a结构相同，包括一参考电压部分31b、所述运算放大器33b、一中断电路35b以及电阻R3和R4，分别与所述高速稳压部分29a中的所述参考电压部分31a、所述运算放大器33a、所述中断电路35a以及所述电阻R1和R2相对应。所述运算放大器33b的输出端通过所述恒压电路21提供的一切换部件37b与输出晶体管25的栅极连接。所述运算放大器33b消耗的电流比所述运算放大器33a小，从而所述低速稳压部分29b在PSRR和负载瞬时响应方面比所述高速稳压部分29a差。

一转换逻辑电路(SWITCHING LOGIC)39，其将转换信号输出到所述切换部件37a和37b，并与所述负载3连接。所述切换部件37a和37b控制所述各个运算放大器33a和33b的输出端与所述输出晶体管25的栅极之间的连接和断开。当将高电平转换信号输入到所述切换部件37a和37b时，所述切换部件37a和37b将所述各个运算放大器33a和33b的输出端与所述输出晶体管25的栅极连接。当将低电平转换信号输入到所述切换部件37a和37b时，所述切换部件37a和37b将所述各个运算放大器33a和33b的输出端与所述输出晶体管25的栅极断开。所述转换逻辑电路39也连接到所述中断电路35a和35b。所述转换逻辑电路39分别根据输入到所述切换部件37a和37b的信号控制所述中断电路35a和35b的操作。在该恒压电源中，将用虚线表示的所述恒压电路21制作在单个芯片上。所述高速稳压部分29a和所述输出晶体管25组成一第一恒压电路，且所述低速稳压部分29b和所述输出晶体管25组成一第二恒压电路。

接着，描述传统恒压电源的操作。当所述负载3处于使用模式(使用状态)时，所述转换逻辑电路39将一高电平转换信号输出到所述切换部件37a和所述中断电路35a，且将一低电平转换信号输出到所述切换部件37b和所述中断电路35b。这样，所述切换部件37a与所述中断电路35a被连接以开启所述高速稳压部分29a，且所述切换部件37b与所述中断电路35b断开以关断所述低速稳压部分29b(待机状态)。因此，施加到所述输出晶体管25的栅极电压受到所述高速稳压部分29a的控制。所述低速稳压部分29b处于待机状态时的电流消耗量小于或等于1μA。

当所述负载3处于睡眠模式(待机状态)时，所述转换逻辑电路39将一低电平转换信号输出到所述切换部件37a和所述中断电路35a，且将一高电平转换信号输出到所述切换部件37b和所述中断电路35b。这样，所述切换部件37a与所述中断电路35a断开以关断所述高速稳压部分29a(待机状态)，且所述切换部件37b与所述中断电路35b连接以开启所述低速稳压部分29b。因此，施加到所述输出晶体管25的栅极电压受到所述低速稳压部分29b的控制。所述高速稳压部分29a处于待机状态时的电流消耗量小于或等于1μA。

当操作模式转换时，所述转换逻辑电路39产生一在其期间所述高速稳压部分29a和所述低速稳压部分29b同时开启的时段，控制所述输出晶体管25的操作。当所述负载3从使用模式转换到睡眠模式时，所述负载3将一模式转换信号传送到所述转换逻辑电路39。结果，所述转换逻辑电路39开启所述低速稳压部分29b，且经过一预定时段之后，关断所述高速稳压部分29a，从而转换为由所述低速稳压部分29b来控制。因此，所述高速稳压部分29a不被选择，且进入待机状态。

当所述负载3从睡眠模式转换到使用模式时，所述负载3将一模式转换信号传送到所述转换逻辑电路39。结果，所述转换逻辑电路39开启所述高速稳压部分29a，且经过一预定时段之后，关断所述低速稳压部分29b，从而转换为由所述高速稳压部分29a来控制。因此，所述低速稳压部分29b不被选择，且进入待机状态。因此，从所述低速稳压部分29b转换到所述高速稳压部分29a时，以及从所述高速稳压部分29a转换到从所述低速稳压部分29b时，通过产生一“同时开启状态”时段，就可能阻止转换时由于输出Vout变化大而产生的噪声。

然而，在某些情况下，即使在睡眠模式下，也需要一定程度的负载瞬时响应和供电电压变化响应(对供电电压变化的响应)，尽管不如使用模式下那么多。传统技术中采用的低速稳压部分29b中的运算放大器33b以牺牲响应速度来降低电流消耗。此外，也降低了所述运算放大器33b的输出阶段缓冲晶体管的电流供应能力。由这种具有大的栅极面积以能够控制大电流的运算放大器来控制所述输出晶体管25，导致响应速度极慢。尽管运算放大器33b是低速稳压部分29b的组成部分，如果要保证一定程度的响应速度，其电流消耗就不能过分降低。

此外，需要二个换向开关(切换部件37a和37b)，以使与所述输出晶体管25栅极连接的输出在二个运算放大器33a和33b的输出之间切换，因此使电路复杂化。此外，当转换过程中将电流连续提供给所述负载3时，所述驱动器(输出晶体管25)受电流供应能力大的所述高速稳压部分29a的操作控制。因此，在所述高速稳压部分29a从关断状态转换到稳定操作状态的一定时期，就会产生一相对高的噪声电平。

发明内容

因此，本发明的总的目的是提供一恒压电源，以消除上述缺点。

本发明的一更具体目的是提供一恒压电源，其无传统恒压电源那样复杂，且能提高待机模式下的负载瞬时响应和供电电压变化响应，而不增加电流消耗。

本发明的上述目的是通过为一在使用状态和待机状态之间转换的负载提供电源的一恒压电源来实现的，其包括一第一恒压电路，被配置成将一参考电压施加到一第一运算放大器的一第一输入端，将由一输出电压分压所获得的一电压施加到所述第一运算放大器的一第二输入端，并通过所述第一运算放大器的输出来控制一第一输出晶体管；一第二恒压电路，被配置成将一参考电压施加到一第二运算放大器的一第一输入端，将由一输出电压分压所获得的一电压施加到所述第二运算放大器的一第二输入端，并通过所述第二运算放大器的输出来控制一第二输出晶体管，将所述第二恒压电路配置成使其瞬时响应比所述第一恒压电路差，且消耗的电流比所述第一恒压电路少；以及一转换信号产生电路，被配置为根据负载状态传送一转换信号，其中所述第一和第二恒压电路的一输入与所述恒压电源的一输入端连接，且所述第一和第二恒压电路的一输出与所述恒压电源的一输出端连接；且所述转换信号产生电路输出所述转换信号，使负载处于使用状态时，所述第一运算放大器工作，以及输出所述转换信号，使负载处于待机状态时，所述第二运算放大器工作。

根据本发明的一方面，将一消耗大量电流但纹波抑制和负载瞬时响应好的第一恒压电路以及一纹波抑制和负载瞬时响应差但消耗的电流少的第二恒压电路并接。当负载处于使用状态时，使所述第一恒压电路工作，且当负载处于待机状态时，使所述第二恒压电路工作。因此，当负载处于待机状态时，就可能通过所述电源电路改善电流消耗。此外，降低了所述第二恒压电路的输出晶体管尺寸。相应地，响应速度没有大降，这要比传统的好得多。此外，由于所述第二恒压电路的输出晶体管尺寸减小，就可能防止IC芯片面积增大。

附图说明

从下面结合附图所作详细描述中，本发明的其他目的、特性和优点将变得更明显，其中：

图1是表示一传统恒压电源的电路图；

图2是表示根据本发明一实施例的一恒压电源的电路图；以及

图3是表示根据本发明所述实施例的模式转换时序图。

具体实施方式

下面参照附图描述本发明的一实施例。

图2是表示根据本发明所述实施例的一恒压电源的电路图。所述恒压电源包括一第一(高速)恒压电路110a和一第二(低速)恒压电路110b，每个将一输入电压(Vin)转换成一预定电压，并输出该预定电压。所述第一和第二恒压电路110a和110b的输入并接到一输入端(Vin)100，且所述第一和第二恒压电路110a和110b的输出并接到一输出端(Vout)130。将一电源如一电池(未图示)连接到所述恒压电源的输入端100。此外，将一诸如蜂窝电话等装置的负载150连接到输出端130。所述负载150具有一使用模式(使用状态)和一睡眠模式(待机状态)。

所述第一恒压电路110a包括一参考电压部分112a，其产生一参考电压(Vref1)(为便于用图形表示，图2中也用Vref1表示所述参考电压部分112a)、一运算放大器(AMP1)114a、一输出晶体管(M1)116a、用于输出电压检测的二个电阻(R1和R2)118a和120a、以及一N沟道MOS晶体管(M2)122a。输入端100通过由一P沟道MOS晶体管构成的输出晶体管116a与输出端130连接。所述参考电压部分112a包括一齐纳二极管。从所述输入端100向所述运算放大器114a和所述参考电压部分112a提供电源。在接地端与所述运算放大器114a、所述参考电压部分112a和所述电阻120a之间提供一N沟道MOS晶体管122a，其充当一中断电路(转换电路)，对通过电流进行通/断控制。所述N沟道MOS晶体管122a导通以允许通过电流流过，和所述N沟道MOS晶体管122a截止以断开通过电流。将所述参考电压Vref1施加到所述运算放大器114a的反向输入端(-)。将由检测电阻118a和120a之间的输出电压Vout分压所获得的一分压电压施加到所述运算放大器114a的正向输入端(+)。所述运算放大器114a的输出与所述输出晶体管116a的栅极连接。

所述第二恒压电路110b包括一参考电压部分112b，其产生一参考电压(Vref2)(为便于用图形表示，图2中也用Vref2表示所述参考电压部分112b)、一运算放大器(AMP2)114b、一输出晶体管(M4)116b、用于输出电压检测的二个电阻(R3和R4)118b和120b、以及一N沟道MOS晶体管(M3)122b。所述输入端100通过由一P沟道MOS晶体管构成的输出晶体管116b与输出端130连接。

一转换逻辑电路(SWITCHING LOGIC)140(转换信号产生电路)根据所述负载150的状态，将一第一转换信号140a和一第二转换信号140b分别输出到所述第一和第二恒压电路110a和110b。将所述第一转换信号140a输入到所述N沟道MOS晶体管122a的栅极以及所述运算放大器114a的芯片使能端(CE1)，以控制所述第一恒压电路110a的操作。将所述第二转换信号140b输入到所述N沟道MOS晶体管122b的栅极以及所述运算放大器114b的芯片使能端(CE2)，以控制所述第二恒压电路110b的操作。

所述第一和第二恒压电路110a和110b有相同结构，且按相同方式操作。所述第一和第二恒压电路110a和110b并联。将所述第二恒压电路110b配置成使其瞬时响应比所述第一恒压电路110a差，但消耗的电流比所述第一恒压电路110a少。因此，构成所述第二恒压电路110b的晶体管的电流供应能力比所述第一恒压电路110a中所采用的要小。因此，所述第二恒压电路110b的响应速度比所述第一恒压电路110a慢。所述第一恒压电路110a消耗大量电流，但有很好的PSRR或纹波抑制以及负载瞬时响应。所述第二恒压电路110b在纹波抑制以及负载瞬时响应方面差，但消耗的电流少。

所述转换逻辑电路140根据所述负载150的状态，将所述第一和第二转换信号140a和140b分别传送到所述第一和第二恒压电路110a和110b，以便当所述负载150处于使用状态时，所述第一运算放大器114a工作，且当所述负载150处于待机状态时，所述第二运算放大器114b工作。因此，对瞬时响应和电流消耗不同的二个恒压电路110a和110b的操作进行转换。

当所述转换逻辑电路140传送给所述第一恒压电路110a的所述第一转换信号140a为高电平(HIGH)时，所述N沟道MOS晶体管122a导通，且所述运算放大器114a工作以控制所述输出晶体管116a的栅极电压，从而所述运算放大器114a的二个输入电压相等。因此，将所述第一恒压电路110a的输出电压输出到所述恒压电源的输出端130。

另一方面，当所述第一转换信号140a为低电平(LOW)时，所述N沟道MOS晶体管122a截止，从而停止为所述参考电压部分112a以及所述检测电阻118a和120a提供电源。此外，所述运算放大器114a被中断，且将所述运算放大器114a的输出电压设置为高电平，从而所述输出晶体管116a截止。

同样，当所述转换逻辑电路140传送给所述第二恒压电路110b的所述第二转换信号140b为高电平时，将所述第二恒压电路110b的输出电压输出到所述恒压电源的输出端130。此外，当所述第二转换信号140b为低电平时，所述输出晶体管116b截止。

将所述第二恒压电路110b的响应速度与所述传统恒压电路(图1)进行比较。如果所述运算放大器114b和所述传统运算放大器33b中采用的晶体管有相同的电流供应能力，所述运算放大器114b和33b的响应速度相同。可是，所述第二恒压电路110b中输出晶体管116b的电流供应能力在电流大小上要比所述第一恒压电路110a中输出晶体管116a小3或4位数(digit)。因此，所述输出晶体管116b的尺寸可极小。

具体而言，将所述第一恒压电路110a中输出晶体管116a与所述第二恒压电路110b中输出晶体管116b的器件尺寸比设置为大于或等于所述第一恒压电路110a中运算放大器114a与所述第二恒压电路110b中运算放大器114b的驱动电流比。在该情况下，所述输出晶体管116b的栅极-源极电容、栅极-衬底电容、以及栅极-漏极电容与所述输出晶体管116a的对应部分相比极小。因此，尽管所述运算放大器114b的驱动能力弱，但响应速度上不会有明显降低。因此，与图1所述传统恒压电源中所述低速稳压部分29b和所述输出晶体管25的组合相比，显著地提高了所述第二恒压电路110b的响应速度。

在图1传统恒压电路21中，当二个电源供应电路并接的情况下，需要一大尺寸的输出晶体管，因此使IC芯片面积增大。另一方面，根据本发明的所述实施例，只有在待机状态下当仅有近似1μA到1mA的电流流过时，才使用所述第二恒压电路110b的负载电流。因此，所述输出晶体管116b的尺寸可极小。因此，不需要增加IC芯片面积。此外，根据本发明的所述实施例，不需要图1所述传统恒压电路21中采用的所述切换部件37a和37b。因此，就能简化该电路。

图3是说明模式转换的时序图。所述转换逻辑电路140在模式转换时输出所述第一和第二转换信号140a和140b，从而提供一在其期间所述第一和第二恒压电路110a和110b同时工作的时段。将该时段(称其为“同时开启期”)设置得比所述第一和第二恒压电路110a和110b每个的输出电压上升期长。

在图1所述传统恒压电源中，当模式转换期间将电流连续提供给所述负载3时，所述驱动器(输出晶体管25)受电流供应能力大的所述高速稳压部分29a的操作控制。因此，在所述高速稳压部分29a从关断状态转换到稳定操作状态的一定时期中，就会产生一相对高的噪声电平。另一方面，根据该实施例中的所述恒压电源，所述输出晶体管116a和116b同时分别由不同的运算放大器114a和114b控制。因此，总有其中一个输出晶体管116a和116b稳定工作。相应地，在模式转换时也可能供应一负载，因此就可能降低由具有电流供应能力大的所述运算放大器33a引起的噪声。这样，就有可能防止模式转换时所述运算放大器33a从关断状态转换到稳定工作状态期间产生噪声。

根据该实施例所述恒压电源，将消耗大量电流但纹波抑制和负载瞬时响应好的所述第一恒压电路110a以及纹波抑制和负载瞬时响应差但消耗的电流少的所述第二恒压电路110b并接。当所述负载150处于使用状态时，使所述第一恒压电路110a工作，且当所述负载150处于待机状态时，使所述第二恒压电路110b工作。因此，当所述负载150处于待机状态时，就可能通过所述电源供应电路改善电流消耗。此外，降低了所述第二恒压电路110b的输出晶体管116b的尺寸。相应地，响应速度没有明显的降低，这要比传统的好得多。此外，由于所述第二恒压电路110b的输出晶体管116b尺寸减小，就可能防止IC芯片面积增大。

此外，所述第一恒压电路110a的所述运算放大器114a采用一其电流供应能力比所述第二恒压电路110b的所述运算放大器114b大的晶体管。因此，能够降低所述负载150处于待机状态时的电流消耗。

此外，所述输出晶体管116b在器件尺寸和电流供应能力方面比所述输出晶体管116a小。因此，能够控制响应性能的下降。

此外，将所述输出晶体管116a与所述输出晶体管116b的器件尺寸比设置为大于或等于所述运算放大器114a与所述运算放大器114b的驱动电流比。因此，能够控制响应性能的下降。

此外，当所述负载150的状态转换时，所述第一和第二恒压电路110a和110b同时工作。因此，能够控制所述第一和第二恒压电路110a和110b从一个转换到另一个时的噪声。

此外，提供中断通过电流的所述中断电路122a和122b。因此，能够进一步减少当所述第一和第二恒压电路110a和110b中有一个不被选择时的电流消耗。

此外，当所述负载150的状态转换时，存在有二个运算放大器114a和114b都工作和二个中断电路122a和122b都接通的一时段。因此，能够控制所述第一和第二恒压电路110a和110b从一个转换到另一个时的噪声。

本发明不局限于特定描述的实施例，在不偏离本发明的范围的前提下可进行变化和修改。

本申请基于于2003年12月26日申请的具有优先权的日本专利申请2003-433774，在此将其全部内容提供作为参考。

Claims (7)

1.一种恒压电源，其为一在使用状态和待机状态之间转换的负载提供电源，包括：

一第一恒压电路，被配置成将一参考电压施加到一第一运算放大器的一第一输入端，将由一输出电压分压所获得的一电压施加到所述第一运算放大器的一第二输入端，并通过所述第一运算放大器的输出来控制一第一输出晶体管；

一第二恒压电路，被配置成将一参考电压施加到一第二运算放大器的一第一输入端，将由一输出电压分压所获得的一电压施加到所述第二运算放大器的一第二输入端，并通过所述第二运算放大器的输出来控制一第二输出晶体管，所述第二恒压电路的配置使其瞬时响应比所述第一恒压电路差，且消耗的电流比所述第一恒压电路少；以及

一转换信号产生电路，被配置为根据所述负载状态传送一转换信号，

其中所述第一和第二恒压电路的每一个的一输入与所述恒压电源的一输入端连接，且所述第一和第二恒压电路的一输出与所述恒压电源的一输出端连接；以及

所述转换信号产生电路输出所述转换信号使当负载处于使用状态时所述第一运算放大器工作，以及输出所述转换信号使当负载处于待机状态时所述第二运算放大器工作。

2.根据权利要求1所述的恒压电源，其中：

所述第一和第二运算放大器的电路结构相同；以及

所述第一运算放大器采用一其电流供应能力比所述第二运算放大器的电流供应能力大的晶体管。

3.根据权利要求1所述的恒压电源，其中所述第二输出晶体管在器件尺寸和电流供应能力方面比所述第一输出晶体管小。

4.根据权利要求3所述的恒压电源，其中所述第一输出晶体管对所述第二输出晶体管的器件的尺寸比大于或等于所述第一运算放大器对所述第二运算放大器的驱动电流比。

5.根据权利要求1所述的恒压电源，其中当所述负载从所述使用和待机状态中的一状态转换成另一状态时，所述转换信号产生电路输出转换信号，从而存在有一在其期间所述第一和第二恒压电路同时工作的时段。

6.根据权利要求1所述的恒压电源，其中：

所述第一和第二恒压电路每个都包括一转换电路，将其配置成当接通时允许通过电流流过，以及当断开时中断通过电流；以及

当所述负载处于使用状态时，所述第一恒压电路的转换电路接通，且所述第二恒压电路的转换电路断开，以及当所述负载处于待机状态时，所述第一恒压电路的转换电路断开，且所述第二恒压电路的转换电路接通。

7.根据权利要求6所述的恒压电源，其中当所述负载从所述使用和待机状态中的一状态转换成另一状态时，所述转换信号产生电路输出转换信号，从而存在有一在其期间所述第一和第二运算放大器工作和所述第一和第二恒压电路的转换电路接通的时段。

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