CN1750268A - 鳍型场效应晶体管二极管结构及其制造方法 - Google Patents
鳍型场效应晶体管二极管结构及其制造方法 Download PDFInfo
- Publication number
- CN1750268A CN1750268A CNA2005100727021A CN200510072702A CN1750268A CN 1750268 A CN1750268 A CN 1750268A CN A2005100727021 A CNA2005100727021 A CN A2005100727021A CN 200510072702 A CN200510072702 A CN 200510072702A CN 1750268 A CN1750268 A CN 1750268A
- Authority
- CN
- China
- Prior art keywords
- diffusion fin
- diode structure
- dopant
- finfet
- finfet diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 46
- 239000002019 doping agent Substances 0.000 claims abstract description 22
- 238000002347 injection Methods 0.000 claims description 19
- 239000007924 injection Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 230000014509 gene expression Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种FinFET二极管结构和用于构建所述FinFET二极管结构的方法。通过用P+掺杂剂在第一侧并用N+掺杂剂在第二侧注入扩散鳍以提供P+N+二极管结构，来制造FinFET二极管结构。
Description
技术领域
本发明总体来说涉及数据处理领域，更具体而言，涉及鳍型场效应晶体管(FET)二极管或FinFET二极管结构以及构建该FinFET二极管结构的方法。
背景技术
可以以FinFET绝缘体上硅(SOI)技术来构建二极管，该二极管与用目前的平面SOI技术或体CMOS(bulk CMOS)技术所构建的二极管形式大致相同。如目前没有使用任何Fin结构来构建二极管，可以仅仅使用平面器件来构建二极管，所述平面器件被构建得足够宽以对准在栅极区上方的阻挡扩散(block diffusion，BN/BP)。然而，这些二极管是对N本体(N-body)进行P+扩散的二极管，其具有高的串联电阻。该特性限制了它们的有效性并增大了其尺寸。
图1表示了传统的二极管设计。在SOI技术中，使用多晶硅边界环(polysilicon-bounded ring)二极管。在这一技术中，仅支持一种类型的二极管设计。该二极管形成于P+源极/漏极扩散区和N-本体区之间。这些二极管是具有高串联电阻的对N本体进行P+扩散的二极管，并具有被限制的有效性以及增大的尺寸。现有技术二极管的剖面图如图1所示。
存在对于具有改善的二极管特性的二极管结构的需要，并且希望提供具有在物理上尺寸更小的这样的二极管结构。
发明内容
本发明的主要方面是提供改善的FinFET二极管结构以及构建该FinFET二极管结构的方法。本发明的其他重要目的是提供基本没有负效应(negative effect)并克服了现有技术配置中的众多不利的FinFET二极管结构以及构建该FinFET二极管结构的方法。
简要地说，提供了FinFET二极管结构以及用于构建该FinFET二极管结构的方法。通过用P+掺杂剂在第一侧并用N+掺杂剂在第二侧注入扩散鳍以提供P+N+二极管结构，来制造FinFET二极管结构。
根据本发明的特征，执行成角度的注入以用于注入各个N+和P+掺杂剂。扩散鳍由半导体材料形成，如包括单晶硅的硅。鳍的宽度被限定使得所得PN结二极管具有合理的突变P+/N+结以及提高的二极管特性。鳍的宽度为选取的宽度，例如，在25nm至500nm的范围内。
附图说明
从对附图中示出的本发明优选实施例的以下详细描述中，本发明以及以上和其他目的和优点将更易理解，其中：
图1是表示传统二极管的剖面图；
图2是表示根据优选实施例的示例性FinFET二极管结构的剖视图；
图3是表示根据优选实施例的第二示例性FinFET二极管结构的剖视图，实线箭头表示P+成角度的离子注入，虚线箭头表示N+成角度的离子注入；
图4是表示根据优选实施例的用于图3的FinFET二极管结构的示例性掩模形状的正视图；
图5是表示根据优选实施例的另一示例性FinFET二极管结构的剖视图；
图6是表示根据优选实施例的用于图5的FinFET二极管结构的示例性掩模形状的正视图；
图7是表示根据优选实施例的又一示例性蛇形FinFET二极管结构的剖视图。
具体实施方式
现参照附图，在图2中示出了根据一优选实施例的示例性FinFET二极管结构，其大体由附图标记200来表示。该示例性FinFET二极管结构200包括非导电衬底或氧化物202，其支撑扩散鳍或FinFET半导体鳍204。应理解的是，本发明适用于各种半导体技术，例如绝缘体上硅(SOI)、互补金属氧化物半导体(CMOS)、BiCMOS、双极以及硅锗(SiGe)，只要该FinFET半导体鳍204与其他这样的鳍和衬底电隔离。
根据优选实施例的特征，通过用P+掺杂剂206在一侧并用N+掺杂剂208在另一侧注入FinFET半导体鳍204，来制造二极管结构，如示例性FinFET二极管结构200。这导致了图2所示的P+N+二极管结构200。
半导体鳍204形成在比如单晶硅的硅中，或者其他半导体材料中。鳍的宽度被限定使得所得PN结二极管具有合理的突变P+/N+结以及尽可能好的二极管特性。依据鳍的形状清晰度限制以及N和P节点(node)的注入能量，鳍的宽度为选取的宽度，例如，在25nm至500nm的范围内。注意与图1所示的传统二极管相比的N-区的消除/减小。
在正常的FinFET加工中，执行相同掺杂剂类型的两次成角度的注入，从而产生N+或者P+漏极和源极扩散。这些注入首先对准鳍的一侧，然后是另一侧。优选实施例的FinFET二极管结构200的形成是这一基础工艺的扩展。
该示例性FinFET二极管结构200具有更加理想的二极管特性并且在物理上小于使用传统SOI技术所构建的传统二极管。
参照图3和4，其示出了根据一优选实施例的大体上由图3中的附图标记300表示的另一示例性所得FinFET二极管结构，以及用于根据本优选实施例的FinFET二极管结构300的大体上由图4中的附图标记400表示的示例性实例掩模形状。
根据优选实施例的特征，用以“P+注入306”标识的多个实线箭头和以“N+注入308”标识的多个虚线箭头来表示用于从半导体鳍304产生P+/N+二极管结构的成角度的离子注入。扩散鳍304对应于图4中标以RX404的形状。绝缘栅极材料节点310、如多晶硅材料或沿着半导体鳍结构304的顶部和端部纵向向下的多晶条(poly stripe)310，用作硅化物形成期间的停止物。多晶条310对应于图4中标以PC 410的形状。不同的是，传统的硅化物形成会将FinFET二极管结构300的两侧短路在一起而没有栅极材料310。在FinFET二极管结构300端部的一对硅接头(silicon tab)312提供了一对接触连接物或者图4中的形状412到二极管阳极和阴极的着陆点(landing site)。
图3和4假设使用独特的掩模形状400以及工艺步骤来形成FinFET二极管结构300。该独特的掩模形状400仅用于隔离其中从形成传统二极管的区域来构建FinFET二极管结构300的区域。优选实施例的基本特征是屏蔽芯片的其余区域并敞开恰好是FinFET二极管结构300的二极管存在的区域以及执行至少一种独特的注入，例如，在鳍型结构304的一侧从一个角度α的注入以或形成或过掺杂(overdope)漏极/源极注入并由此产生二极管的一个节点(N+或P+离子注入)。该FinFET二极管结构300需要所有二极管结构仅形成在一个方向、即所示的直线二极管结构，并且所有这些二极管结构彼此平行。可以通过传统的漏极或源极注入，允许P型器件漏极/源极注入或N型器件漏极/源极注入，来形成二极管的另一节点，或者也使用敞开并注入另一二极管节点的相同的独特掩模。
使用一个或多个独特的注入“P+注入306”、“N+注入308”，使得在鳍304中形成突变结，消除了通常存在于传统的二极管结构中两个节点之间的只是轻掺杂的本征区，而多晶硅栅极隔离了所述两个节点。FinFET二极管结构300的突变结提供了大大减小的串联电阻以及理想得多的二极管特性。本优选实施例的FinFET二极管结构300用于输出驱动器保护结构以及热二极管温度感测应用的需求。
参照图5和6，其示出了根据一优选实施例并大体上由图5中的附图标记500表示的另一示例性所得FinFET二极管结构，以及用于根据本实施例的FinFET二极管结构500的大体上由图6中的附图标记600所表示的示例性实例掩模形状。
根据本优选实施例的特征，使用标准的掩模和工艺步骤来制造FinFET二极管结构500。当使用标准的掩模和工艺步骤时，半导体鳍504必须更宽以容纳N+注入阻挡设计水平面(blocking design level)和P+注入阻挡设计水平面的对准。N+注入阻挡设计水平面和P+注入阻挡设计水平面被称为BP和BN掩模。更宽的扩散鳍504对应于图6中标以RX 604的形状。FinFET二极管结构500的所得二极管特性折衷，然而，由于潜在的更大的二极管表面积以及更大的轻掺杂本体区截面，该器件仍优于传统的平面SOI二极管结构。当使用标准的掩模和工艺步骤来构建FinFET二极管结构500时，可以实现任何形状的二极管结构。
FinFET二极管结构500类似地包括沿着FinFET二极管结构500的顶部和端部纵向向下并用作硅化物形成期间的停止物的多晶条510。多晶条510对应于图6中标以PC 610的形状。在FinFET二极管结构500端部的一对硅接头512类似地提供了一对接触连接物或者图6中的形状612到二极管的阳极和阴极的着陆点。
参照图7，其示出了根据一优选实施例的大体上由附图标记700表示的示例性蛇形FinFET二极管结构。蛇形FinFET二极管结构700包括大体由附图标记702表示的硅扩散区或鳍；大体由附图标记704表示的栅极，而大体由附图标记708表示的BN/BP掩模以虚线示出。蛇形FinFET二极管结构700具有不需要用于构建二极管的任何独特掩模层或工艺步骤的优点。器件的每单位长度的二极管特性可能会优于以平面结构制造的二极管特性，但并不像以独特掩模形状400和包括至少一个新注入的工艺步骤的FinFET二极管结构300那样好。然而，蛇形FinFET二极管结构700具有在二极管的两个节点之间的轻掺杂本征区，因此将具有较高的串联电阻，使得其从电学观点看并没有以上根据优选实施例所描述的那么理想。
简要地说，所述优选实施例的鳍的改进是对于现有技术平面结构的改善，但使用新的掩模和独特的一个或多个注入能够实现最大的改善。
尽管已参照附图中所示的本发明实施例的细节描述了本发明，但这些细节并非意于限制由所附权利要求所界定的本发明的范围。
Claims (19)
1.一种FinFET二极管结构，包括：
垂直定向的扩散鳍，所述扩散鳍具有第一侧和第二侧；
在所述扩散鳍的第一侧上的P+掺杂剂注入；以及
在所述扩散鳍的第二侧上的N+掺杂剂注入，
所述P+掺杂剂注入和所述N+掺杂剂注入提供了P+N+二极管结构。
2.如权利要求1所述的FinFET二极管结构，其中所述垂直定向的扩散鳍由半导体材料形成。
3.如权利要求1所述的FinFET二极管结构，其中所述垂直定向的扩散鳍由硅形成。
4.如权利要求1所述的FinFET二极管结构，其中所述垂直定向的扩散鳍由单晶硅形成。
5.如权利要求1所述的FinFET二极管结构，其中所述垂直定向的扩散鳍具有其范围在25nm至500nm之间的选定宽度。
6.如权利要求1所述的FinFET二极管结构，其中在所述扩散鳍第一侧上的所述P+掺杂剂注入和在所述扩散鳍第二侧上的所述N+掺杂剂注入中的至少一个包括独特的掩模，该掩模用于提供产生一个二极管节点的成角度的注入；所述成角度的注入使得在所述扩散鳍中形成突变结。
7.如权利要求1所述的FinFET二极管结构，包括沿所述扩散鳍的顶部和相对端部纵向延伸的选定栅极材料的条；所述选定栅极材料用作硅化物形成期间的停止物。
8.如权利要求1所述的FinFET二极管结构，包括形成在所述扩散鳍的第一侧和第二侧上的一对硅接头，所述硅接头为一对接触连接物提供着陆点。
9.如权利要求1所述的FinFET二极管结构，包括提供成角度的注入，其用于形成所述扩散鳍第一侧上的所述P+掺杂剂注入或者所述扩散鳍第二侧上的所述N+掺杂剂注入中的至少一个。
10.一种构建FinFET二极管结构的方法，包括以下步骤：
形成具有第一侧和第二侧的垂直取向的扩散鳍；
在第一侧用P+掺杂剂注入所述扩散鳍；以及
在第二侧用N+掺杂剂注入所述扩散鳍以提供P+N+二极管结构。
11.如权利要求10所述的构建FinFET二极管结构的方法，其中形成所述垂直取向的扩散鳍的步骤包括形成具有选定宽度的垂直取向的扩散鳍。
12.如权利要求11所述的构建FinFET二极管结构的方法，其中所述垂直取向的扩散鳍的选定宽度是范围在25nm至500nm之间的选定宽度。
13.如权利要求10所述的构建FinFET二极管结构的方法，其中形成所述垂直取向的扩散鳍的步骤包括形成半导体材料的所述垂直取向的扩散鳍。
14.如权利要求10所述的构建FinFET二极管结构的方法，其中形成所述垂直取向的扩散鳍的步骤包括形成硅的所述垂直取向的扩散鳍。
15.如权利要求10所述的构建FinFET二极管结构的方法，其中形成所述垂直取向的扩散鳍的步骤包括形成单晶硅的所述垂直取向的扩散鳍。
16.如权利要求10所述的构建FinFET二极管结构的方法，其中在第一侧用P+掺杂剂注入所述扩散鳍的步骤包括提供用于注入所述P+掺杂剂的成角度的注入的步骤；所述成角度的注入使得在所述扩散鳍中形成突变结。
17.如权利要求10所述的构建FinFET二极管结构的方法，其中在第二侧用N+掺杂剂注入所述扩散鳍的步骤包括提供用于注入所述N+掺杂剂的成角度的注入的步骤；所述成角度的注入使得在所述扩散鳍中形成突变结。
18.如权利要求10所述的构建FinFET二极管结构的方法，包括形成沿所述扩散鳍的顶部和相对端部纵向延伸的多晶硅材料的条，所述多晶硅材料用作硅化物形成期间的停止物。
19.如权利要求10所述的构建FinFET二极管结构的方法，包括在所述扩散鳍的第一侧和第二侧上形成一对硅接头，所述硅接头为一对接触连接物提供着陆点。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/944,624 | 2004-09-17 | ||
| US10/944,624 US20060063334A1 (en) | 2004-09-17 | 2004-09-17 | Fin FET diode structures and methods for building |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1750268A true CN1750268A (zh) | 2006-03-22 |
Family
ID=36074593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100727021A Pending CN1750268A (zh) | 2004-09-17 | 2005-05-17 | 鳍型场效应晶体管二极管结构及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060063334A1 (zh) |
| JP (1) | JP2006086530A (zh) |
| CN (1) | CN1750268A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795451A (zh) * | 2014-01-22 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍式二极管及其制备方法 |
| CN107749412A (zh) * | 2017-10-09 | 2018-03-02 | 常州工学院 | 新型FinFET静电防护电压箝位装置及其制备方法 |
| CN109216471A (zh) * | 2017-02-27 | 2019-01-15 | 杭州赛晶电子有限公司 | 异型杂质扩散对接的p+n+型低压硅扩散片及其硅二极管 |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8225261B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining contact grid in dynamic array architecture |
| US8225239B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining and utilizing sub-resolution features in linear topology |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9563733B2 (en) * | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9727604B2 (en) | 2006-03-10 | 2017-08-08 | International Business Machines Corporation | Generating code for an integrated data system |
| JP4487266B2 (ja) * | 2006-08-30 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
| US7560784B2 (en) * | 2007-02-01 | 2009-07-14 | International Business Machines Corporation | Fin PIN diode |
| US8286107B2 (en) | 2007-02-20 | 2012-10-09 | Tela Innovations, Inc. | Methods and systems for process compensation technique acceleration |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101749351B1 (ko) | 2008-07-16 | 2017-06-20 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8258602B2 (en) | 2009-01-28 | 2012-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bipolar junction transistors having a fin |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US8617939B2 (en) * | 2010-11-19 | 2013-12-31 | International Business Machines Corporation | Enhanced thin film field effect transistor integration into back end of line |
| US8759194B2 (en) | 2012-04-25 | 2014-06-24 | International Business Machines Corporation | Device structures compatible with fin-type field-effect transistor technologies |
| CN109216181A (zh) * | 2012-11-30 | 2019-01-15 | 中国科学院微电子研究所 | 鳍结构制造方法 |
| US8927397B2 (en) | 2013-02-07 | 2015-01-06 | International Business Machines Corporation | Diode structure and method for gate all around silicon nanowire technologies |
| US9006087B2 (en) | 2013-02-07 | 2015-04-14 | International Business Machines Corporation | Diode structure and method for wire-last nanomesh technologies |
| US9190419B2 (en) | 2013-02-07 | 2015-11-17 | International Business Machines Corporation | Diode structure and method for FINFET technologies |
| US8941161B2 (en) | 2013-05-07 | 2015-01-27 | International Business Machines Corporation | Semiconductor device including finFET and diode having reduced defects in depletion region |
| US9761720B2 (en) | 2015-11-30 | 2017-09-12 | Globalfoundries Inc. | Replacement body FinFET for improved junction profile with gate self-aligned junctions |
| WO2018004568A1 (en) * | 2016-06-29 | 2018-01-04 | Intel Corporation | Low capacitance diodes using fin field effect transistor technology |
| US10319662B2 (en) | 2017-02-01 | 2019-06-11 | Indian Institute Of Science | Non-planar electrostatic discharge (ESD) protection devices with nano heat sinks |
| US10483258B2 (en) | 2017-02-25 | 2019-11-19 | Indian Institute Of Science | Semiconductor devices and methods to enhance electrostatic discharge (ESD) robustness, latch-up, and hot carrier immunity |
| CN111386606A (zh) | 2018-01-18 | 2020-07-07 | 英特尔公司 | 堆叠晶体管架构中的垂直二极管 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720231B2 (en) * | 2002-01-28 | 2004-04-13 | International Business Machines Corporation | Fin-type resistors |
| US6835967B2 (en) * | 2003-03-25 | 2004-12-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor diodes with fin structure |
| US6787406B1 (en) * | 2003-08-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Systems and methods for forming dense n-channel and p-channel fins using shadow implanting |
-
2004
- 2004-09-17 US US10/944,624 patent/US20060063334A1/en not_active Abandoned
-
2005
- 2005-05-17 CN CNA2005100727021A patent/CN1750268A/zh active Pending
- 2005-09-13 JP JP2005265168A patent/JP2006086530A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795451A (zh) * | 2014-01-22 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍式二极管及其制备方法 |
| CN109216471A (zh) * | 2017-02-27 | 2019-01-15 | 杭州赛晶电子有限公司 | 异型杂质扩散对接的p+n+型低压硅扩散片及其硅二极管 |
| CN107749412A (zh) * | 2017-10-09 | 2018-03-02 | 常州工学院 | 新型FinFET静电防护电压箝位装置及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060063334A1 (en) | 2006-03-23 |
| JP2006086530A (ja) | 2006-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1750268A (zh) | 鳍型场效应晶体管二极管结构及其制造方法 | |
| CN1302549C (zh) | 结合有二极管以改善可靠性和雪崩耐受性的高压soi ldmos器件 | |
| CN1685517A (zh) | 用于mosfet的铟－硼双盐注入 | |
| US9559171B2 (en) | Semiconductor device | |
| CN102751195A (zh) | 横向晶体管及其制作方法 | |
| CN104299997A (zh) | 电荷补偿半导体器件 | |
| CN1434983A (zh) | 具有晕圈源极/漏极扩散的芯片上的无晕圈非整流接触 | |
| JP6809586B2 (ja) | 半導体装置 | |
| CN1379464A (zh) | 半导体晶片及其制造方法以及半导体器件及其制造方法 | |
| CN1731570A (zh) | 一种源漏位于绝缘层上的mos晶体管的制作方法 | |
| CN103531611A (zh) | 包括存储区和边缘区的超结半导体器件 | |
| CN104134663A (zh) | 具有减小振荡的功率开关模块及其制造方法 | |
| US7535040B2 (en) | Insulated gate semiconductor device and method for manufacturing same | |
| CN1663050A (zh) | 具有边缘结构的半导体器件 | |
| CN101452851A (zh) | Esd栅接地nmos晶体管制造方法 | |
| CN1260597A (zh) | 绝缘体基硅厚氧结构和制造方法 | |
| KR101049797B1 (ko) | 고성능 과도전압 방호소자 및 그 제조방법 | |
| US11631666B2 (en) | Semiconductor device | |
| CN207938608U (zh) | 一种栅极嵌入小岛式可控硅静电防护器件 | |
| Wang et al. | Optimization of deep well gate-controlled dual direction SCR device for ESD protection in 0.5 μm CMOS process | |
| CN1913172A (zh) | 使用反向体偏压操作晶体管的方法和设备 | |
| US20220216331A1 (en) | Semiconductor device and method for designing thereof | |
| CN105185830A (zh) | 功率晶体管及其结终端结构 | |
| CN214956887U (zh) | 超结mosfet功率器件的版图结构 | |
| US8138047B2 (en) | Super junction semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |