CN1728032B - 降低基片噪音的电流驱动器电路及其操作方法 - Google Patents
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Abstract
一种电流驱动器电路，包括下拉开关单元，耦合在节点和第一参考电位之间，用于响应于输入信号在导通状态和关断状态之间进行切换。上拉开关单元，耦合在节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与下拉开关单元互补。上拉开关单元的导通速度小于下拉开关单元的关断速度，上拉开关单元的关断速度大于下拉开关单元的导通速度。
Description
本申请要求于2004年7月21日在韩国知识产权局(KIPO)提出的韩国专利申请No.2004-56676的优先权，其公开的技术方案在此作引用参考。
技术领域
本发明总的来说涉及一种集成电路设备及其操作方法，更具体地说，涉及在接口电路中使用的电流驱动器电路及其操作方法。
背景技术
一种能够将恒定电流提供给输出端子的电路已经广泛应用在PLL(锁相回路)、数模转换器(DAC)和电流驱动接口等包含的电荷泵中。下面，将描述这样电路的例子。
图1A、1B和1C图解根据三种开关类型的常规开路漏极驱动器的电路图。
参考图1A、1B和1C，在栅极开关类型(图1A)中，输出NMOS的栅极-源极电压Vgs的变化是较大的。漏极开关类型(图1B)由于电流源的两个端子之间电压的瞬变而会产生电流尖峰。因此，源极开关类型(图1C)通常用作开路漏极驱动器(opendrain driver)。
图2图解根据图1A、1B和1C所示的三种开关类型的常规开路漏极驱动器的模拟波形图。
参考图2，在栅极开关类型(图2中表示为‘G’)中，输出端的电流不会随输入信号的变化而变化，漏极开关类型(图2中表示为‘D’)产生图2所示的电流尖峰。
在源极开关类型(图2中表示为‘S’)中，输出端的电流随输入信号的变化而变化，也不会产生电流尖峰。
在源极开关类型的接通和关断操作过程中，输出电流具有较长的上升时间和较长的下降时间，这是因为开关和电流源之间的节点具有相对较低的切换速度；因此，整个***的容限将会降低。
为了防止整个***的容限的降低，使用图1所示的源极开关类型对开路漏极驱动器作出许多修改。图3A是图解常规第一修改的开路漏极驱动器的电路图。将图3A所示的开路漏极驱动器与图1C的源极开关类型开路漏极驱动器相比较，在重复施加具有逻辑高电位的输入信号din和具有逻辑低电位的输入信号din的同时，图3A所示的开路漏极驱动器通过在切换操作过程中保持参考电位ref来提供恒定电流。
参考图3A，开路漏极驱动器包括电流源310、供流源单元320、第一下拉(pull-down)晶体管M2和第二下拉晶体管M6。电流源310耦合在输出端OUT和第一节点n1之间，并根据参考电位ref提供第一参考电流，并且使用NMOS晶体管M1实现。
第一下拉晶体管M2耦合在第一节点n1和低电源电压Vss之间，并且响应于输入信号din执行接通和关断切换操作。
供流源单元320包括与PMOS晶体管M9和NMOS晶体管M5耦合的二极管。NMOS晶体管M5对应于NMOS晶体管M1，在重复施加具有逻辑高电位的输入信号din和具有逻辑低电位的输入信号din的同时，在切换操作过程中保持参考电位ref。
第二下拉晶体管M6对应于第一下拉晶体管M2，执行与第一下拉晶体管M2的切换操作相关的互补切换操作，并允许NMOS晶体管M1和NMOS晶体管M5进行相互互补操作。因此，参考电位ref可以保持为当前状态。
图3B表示常用第二修改的开路漏极驱动器的电路图。图3B所示的开路漏极驱动器可以解决图3A所示的开路漏极驱动器的问题。图3A所示的开路漏极驱动器的问题在于流过输出端OUT的电流下降时间延长了，这是因为NMOS晶体管M1在输入信号din具有低电位直到NMOS晶体管M1的栅极-源极电压Vgs小于其阈值电压Vth时处于导通状态。图3B所示的开路漏极驱动器包括附加的上拉PMOS晶体管M4，该晶体管M4在输入信号din具有逻辑低电位时能够迅速拉升第一节点n1的电荷。因此，NMOS晶体管M1可被迅速地关断，因为第一节点n1的电压在输入信号din具有低电位时能被迅速拉升到高电源电压VDD。
与图3A的开路漏极驱动器一样，图3B的开路漏极驱动器使用一个与参考电位ref耦合以能减少由于输入信号din的切换操作而产生的参考电位ref变化的电路372。
图3C图解常规第三修改的开路漏极驱动器的电路图。图3C所示的开路漏极驱动器使用用作上拉(pull-up)晶体管的NMOS晶体管M3，而不是图3B所示的使用用作上拉晶体管的PMOS晶体管M4。
第一节点n1的电压没有拉升到高电源电压VDD，但是拉升到(VDD-Vth)电压。Vth表示NMOS晶体管M3的阈值电压。结果是，在输入信号的逻辑电位从高电位状态改变为低电位状态时可以提高流过输出端OUT的电流的切换速度。即，可以在输入信号从高电位改变为低电位时能提高流过输出端OUT的电流切换速度。
与图3B的开路漏极驱动器一样，图3C的开路漏极驱动器使用一个与参考电位ref耦合以使由于输入信号din的切换操作而产生的参考电位ref变化最小化的电路373。
图3D图解常规第四修改的开路漏极驱动器的电路图。图3D所示的开路漏极驱动器使用运算放大器来拉升第一和第二节点n1，n2至参考电位ref，并允许通过使用NMOS晶体管M1和M5而实现的电流源能被迅速地关断。
虽然上面描述了图3A至3D所示的开路漏极驱动器的修改，但是在本领域中其还有改进的余地。图3A所示的开路漏极驱动器存在的问题是输出端OUT的电流下降时间太长，图3D所示的开路漏极驱动器包括运算放大器以便需要相对较大的芯片区，功耗提高了，输出端OUT的电流的切换速度相对较低。即，输出端OUT的电流的切换速度相对较低。
图3B和3C所示的开路漏极驱动器存在的问题是上拉晶体管和下拉晶体管可被同时导通。参考图3B所示的开路漏极驱动器，通过使用PMOS而实现的上拉晶体管M4与NMOS晶体管M2相比具有相对较低的迁移率(mobility)。
因为上拉晶体管M4即使在下拉晶体管M2导通后也没有被关断，即，上拉晶体管M4和下拉晶体管M2同时被导通，因此在输入信号din的逻辑状态从逻辑低电位改变为逻辑高电位时，大量电流可在导通/关断切换操作过程中流进接地极。
在图3C所示的开路漏极驱动器中，使用NMOS晶体管实现上拉晶体管M3和下拉晶体管M2，但是，每个NMOS晶体管M3和M2相互之间可具有不同的切换速度。上拉晶体管M3的切换速度低于下拉晶体管M2的切换速度，相同的问题在图3B中也会产生。
在上拉晶体管M3的切换速度大于下拉晶体管M2的切换速度的情况下，因为上拉晶体管M3被关断时而下拉晶体管M2还没有导通，即，上拉晶体管M3和下拉晶体管M2同时被导通，因此在输入信号din的逻辑状态从逻辑高电位改变为逻辑低电位时，相对大量的电流可能在导通/关断切换操作过程中流进接地极。
结果是，在高电源电压VDD和低电源电压VSS之间产生了短电流路径，流过短电流路径的电流会产生基片噪音并提高功耗。
发明内容
根据本发明的一些实施例，电流驱动器电路包括：下拉开关单元，耦合在节点和第一参考电位之间，用于响应于输入信号在导通状态和关断状态之间进行切换；和上拉开关单元，耦合在节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与下拉开关单元互补，上拉开关单元的导通速度小于下拉开关单元的关断速度，上拉开关单元的关断速度大于下拉开关单元的导通速度。
在本发明的又一个实施例中，电流驱动器电路包括：第一下拉开关单元，耦合在第一节点和第一参考电位之间，用于响应于输入信号在导通状态和关断状态之间进行切换；第一上拉开关单元，耦合在第一节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与第一下拉开关单元互补，第一上拉开关单元的导通速度小于第一下拉开关单元的关断速度，第一上拉开关单元的关断速度大于第一下拉开关单元的导通速度；第二下拉开关单元，耦合在第二节点和第一参考电位之间，用于响应于输入信号的逻辑互补在导通状态和关断状态之间进行切换；第二上拉开关单元，耦合在第二节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与第二下拉开关单元互补，第二上拉开关单元的导通速度小于第二下拉开关单元的关断速度，第二上拉开关单元的关断速度大于第二下拉开关单元的导通速度；电流源电路，耦合在第一节点和输出端之间，并响应于参考信号；和电流供流电路，耦合在第二参考电位和第二节点之间，并响应于参考信号。
在本发明的另一个实施例中，一种操作电流驱动器电路的方法包括：响应于输入信号在导通状态和关断状态之间切换下拉开关单元；在导通状态和关断状态之间切换与下拉开关单元互补的上拉开关单元，以使上拉开关单元的导通速度小于下拉开关单元的关断速度，上拉开关单元的关断速度大于下拉开关单元的导通速度。
在本发明的再一个实施例中，一种电荷泵包括：下电流(down current)下拉开关单元，耦合在下节点和第一参考电位之间，用于响应于下输入信号在导通状态和关断状态之间进行切换；和下电流上拉开关单元，耦合在下节点和第二参考电位之间，用于响应于下输入信号在导通状态和关断状态之间进行切换，与下电流下拉开关单元互补，下电流上拉开关单元的导通速度小于下电流下拉开关单元的关断速度，下电流上拉开关单元的关断速度大于下电流下拉开关单元的导通速度；上电流(up current)上拉开关单元，耦合在上节点和第二参考电位之间，用于响应于上输入信号的逻辑互补在导通状态和关断状态之间进行切换；和上电流下拉开关单元，耦合在上节点和第一参考电位之间，用于响应于上输入信号在导通状态和关断状态之间进行切换，与上电流上拉开关单元互补，上电流下拉开关单元的导通速度小于上电流上拉开关单元的关断速度，上电流下拉开关单元的关断速度大于上电流上拉开关单元的导通速度；下电流源电路，耦合在下节点和输出端之间，并响应于下参考信号；和上电流源电路，耦合在上节点和输出端之间，并响应于上参考信号。
附图说明
本发明的上述和其它特征和效果通过从下面结合附图的详细描述的实施例中将会变得更加清楚，其中：
图1A、1B和1C是图解根据三种开关类型的常用开路漏极驱动器的电路图；
图2图解根据图1A、1B和1C所示的三种开关类型的常用开路漏极驱动器的模拟波形图；
图3A是图解常规第一修改的开路漏极驱动器的电路图；
图3B是图解常规第二修改的开路漏极驱动器的电路图；
图3C是图解常规第三修改的开路漏极驱动器的电路图；
图3D是图解常规第四修改的开路漏极驱动器的电路图；
图4是图解本发明一些实施例的开路漏极驱动器的电路图；
图5是图解根据本发明一些实施例的图4所示的电流供流单元的电路图；
图6是图解根据本发明另一个实施例的开路漏极驱动器的电路图；
图7图解与常规开路漏极驱动器相比的图4所示的开路漏极驱动器实施例的模拟波形图；
图8图解在封装(package)模型与每个开路漏极驱动器连接时的图4所示的开路漏极驱动器实施例的模拟波形图和常用开路漏极驱动器的模拟波形图；
图9图解在封装模型与每个开路漏极驱动器连接时流过图8的实施例的接地极的电流模拟波形图；
图10是图解根据本发明一些实施例的使用电流驱动器电路实现的电荷泵的电路图。
具体实施方式
虽然本发明可以进行各种修改和可变换的形式，其具体的实施例通过附图的例子进行显示，并在此作详细描述。但是，应该明白：没有将本发明局限于这些所揭示的特定形式，恰恰相反，本发明将会覆盖落在如权利要求所限定的本发明的宗旨和保护范围内的所有修改、等效替换和其它变换。全部附图的描述中相同的附图标记表示相同的部件。
将会明白：在部件或层被称之为在另一个部件或层“上面”，或与之“连接”或“耦合”时，它可以直接在另一个部件或层“上面”，或与之“连接”或“耦合”，或者可能出现中间部件或层。与之相反，在部件被称之为在另一个部件或层“直接上面”，或与之“直接连接”或“直接耦合”时，就没有中间部件或层。正如这里所用，术语“和/或”包括一个或多个相关所列举物品的任何和所有组合。全部描述中相同的参考标号表示相同的部件。
将会明白：虽然术语第一和第二用于这里描述不同的区域、层和/或部分，但是这些区域、层和/或部分不应该受到这些术语的限制。这些术语仅用于将一个区域、层和/或部分与另一个区域、层和/或部分区分开来。因此，下面讨论的第一区域、层和/或部分可称为第二区域、层和/或部分，同样，在没有脱离本发明的教学的情况下，第二区域、层和/或部分也可称为第一区域、层和/或部分。
此外，相对术语，如“下部”或“底部”和“上部”或“顶部”在此可用于描述如图中所示的一个部件与另一个部件的关系。将会明白：相对术语是用于包含除了图中描述的方位外的设备的不同方位。例如，如果图中设备被翻转过来，描述为在其它部件的“下部”侧的部件将会位于其它部件的“上部”侧。因此。典型术语“下部”根据附图的特定方位包含“下部”和“上部”方位。同样，如果在其中一个附图中的设备被翻转过来，描述为在其它部件的“下面”的部件将会位于其它部件的“上面”。因此，典型术语“下面”或“在...之下”包括上面和下面两个方位。
现在，参考作为本发明理想化实施例示意图的剖面图描述本发明的实施例。同样，作为制造技术和/或公差的图示形状的改变是可以预料得到的。因此，本发明的实施例不应该被认为是限制为这里所图示的区域的特定形状，而是认为包括制造产生的形状偏差。例如，图示为矩形的注入区域通常具有圆形或曲线形特征，和/或在其边缘上注入浓度(implant concentration)的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的埋入区(buried region)可以在埋入区和发生注入的表面之间的区域中产生一些注入。因此，图中所示的区域本质上来说是示意性的，它们的形状不是用于说明设备区域中的精确形状，也不是用于限定本发明的保护范围。
这里所使用的技术术语的目的仅是为了描述具体的实施例，不是用于限定本发明。正如这里所使用的，单数形式“一”、“一个”和“此”是用于还包括复数形式，除非上下文明确表示外。还应该明白：在本说明书中使用的术语“包括”和/或“由...组成”规定了所叙述特征、整数、步骤、操作、元件和/或部件的存在，但是没有排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或它们的组成的存在。
除非另有规定，这里使用的所有术语(包括技术和科学术语)与本发明所属领域的普通技术人员的共同理解的意思相同。还应该明白：如通用字典中限定的术语应该被解释为具有与现有技术上下文中相一致的意思，而不会用理想化的或过分正式意义进行解释，除非这里明确定义如此。
图4是图解据本发明一些实施例的开路漏极驱动器的电路图。参考图4，开路漏极驱动器包括：电流源410，供流单元420，第一下拉开关单元430，第一上拉开关单元440，第二下拉开关单元450和第二上拉开关单元460。
使用与图3A至3B所示相同的NMOS晶体管M1实现电流源410，它根据参考电位ref提供第一参考电流。使用与图3A至3D所示相同的NMOS晶体管M2实现第一下拉开关单元430，它耦合在第一节点n1和低电源电压Vss之间，响应于输入信号din执行切换操作。
第一上拉开关单元440耦合在高电源电压VDD和第一节点n1之间，并执行与第一下拉开关单元430的导通/关断切换操作互补的导通/关断切换操作；因此，第一上拉开关单元440的导通速度小于第一下拉开关单元430的关断速度，第一上拉开关单元440的关断速度大于第一下拉开关单元430的导通速度。
也就是说，在第一下拉开关单元430改变为关断状态时，第一上拉开关单元440改变为导通状态，而在第一下拉开关单元430改变为导通状态时，第一上拉开关单元440改变为关断状态。
因为第一上拉开关单元440的导通速度小于第一下拉开关单元430的关断速度，第一上拉开关单元440的关断速度大于第一下拉开关单元430的导通速度，所以在第一下拉开关单元430从导通状态改变为关断状态时，第一上拉开关单元440从关断状态改变为导通状态慢于第一下拉开关单元430从导通状态改变为关断状态。
因此，第一下拉开关单元430和第一上拉开关单元440不会同时处于导通状态，短电流不会流过第一下拉开关单元430和第一上拉开关单元440。
相反，在第一下拉开关单元430从关断状态改变为导通状态时，第一上拉开关单元440从导通状态改变为关断状态快于第一下拉开关单元430从关断状态改变为导通状态。因此，第一下拉开关单元430和第一上拉开关单元440不会同时处于导通状态，短电流不会流过第一下拉开关单元430和第一上拉开关单元440。
第一上拉开关单元440包括耦合在高电源电压VDD和第一节点n1之间的PMOS晶体管M4和NMOS晶体管M3。PMOS晶体管M4的栅极接收输入信号din，NMOS晶体管M3接收反相输入信号dinb。因此，第一上拉开关单元440执行与第一下拉开关单元430的切换操作互补的切换操作。
更详细地说，在输入信号din从高电位状态改变为低电位状态时，第一上拉开关单元440就从关断状态改变为导通状态，然后，第一节点n1的电位就被迅速地拉升到电位(VDD-Vth)。Vth表示NMOS晶体管M2的阈值电压。
在输入信号din从低电位状态改变为高电位状态时，第一上拉开关单元440就被关断，电流不会流过第一上拉开关单元440。
由于通用PMOS晶体管特性，第一上拉开关单元440中PMOS晶体管M4的操作速度慢于第一下拉开关单元430中NMOS晶体管M2的操作速度。
第一上拉开关单元440中NMOS晶体管M3的尺寸比(W/L)小于第一下拉开关单元430中NMOS晶体管M2的尺寸比，以使第一上拉开关单元440中NMOS晶体管M3的切换速度大于第一下拉开关单元430中NMOS晶体管M2的切换速度。
由于PMOS晶体管M4的操作速度比第一下拉开关单元430中NMOS晶体管M2的操作速度小，并且它串接于比第一下拉开关单元430中NMOS晶体管M2的操作速度快的NMOS晶体管M3，因此，第一上拉开关单元440的导通速度小于第一下拉开关单元430的关断速度，第一上拉开关单元440的关断速度大于第一下拉开关单元430的导通速度。
总之，在输入信号din从高电位状态改变为低电位状态时，第一上拉开关单元440中的NMOS晶体管M3就迅速地从关断状态改变为导通状态；但是，PMOS晶体管M4从关断状态缓慢地改变为导通状态，因此，第一上拉开关单元440就从关断状态缓慢地改变为导通状态。
相反，在输入信号din从低电位状态改变为高电位状态时，第一上拉开关单元440中的PMOS晶体管M4就从导通状态缓慢地改变为关断状态；但是，第一上拉开关单元440中的NMOS晶体管M3从导通状态迅速地改变为关断状态，因此，第一上拉开关单元440就从导通状态迅速地改变为关断状态。
图4中的电流供流单元420包括与图3A至3D所示相同的PMOS晶体管M9和NMOS晶体管M5、M1。NMOS晶体管M5对应于实现电流源410的NMOS晶体管M1，它将参考电位ref保持在当前状态，而不管第一下拉开关单元430、第一上拉开关单元440、第二下拉开关单元450和第二上拉开关单元460的导通/关断切换操作。
第二下拉开关单元450的NMOS晶体管M6对应于第一下拉开关单元430的NMOS晶体管M2，执行与第一下拉开关单元430的NMOS晶体管M2的切换操作互补的导通/关断操作，并且允许NMOS晶体管M1和NMOS晶体管M5执行相互互补的操作，因此，参考电位可以维持在当前状态。第二上拉开关单元460对应于第一上拉开关单元440。
在其它实施例中，可以通过使用漏极和源极如图5所示进行相互耦合的CMOS晶体管M55实现电流供流单元420。可以通过使用NMOS晶体管或者PMOS晶体管实现CMOS晶体管M55。CMOS晶体管的栅极可以耦合在第二节点n2，参考电位ref可以作用于漏极和源极相互耦合的端子上。
图6是图解根据本发明另一个实施例的开路漏极驱动器的电路图。参考图6，与图4所示的开路漏极驱动器相比，该开路漏极驱动器包括具有如电容C1的附加电容元件的第一上拉开关单元640。电容C1耦合反相的输入信号dinb和第一节点n1。而且，图6的第二上拉开关单元660包括与输入信号din和第二节点n2耦合的附加电容C2。
由于两个电容C1和C2加入到图6的开路漏极驱动器中，输入信号din就从高电位状态改变为低电位状态，第一节点n1的电位就被迅速拉升。结果是，图6所示的开路漏极驱动器的操作速度就大于图4所示的开路漏极驱动器的操作速度。在输入信号从低电位状态改变为高电位状态时，在第二节点n2同样能够获得上述效果。
在其它实施例中，可以通过使用NMOS晶体管或PMOS晶体管代替CMOS晶体管来实现两个电容C1和C2。CMOS的漏极和源极可以相互交换。
图7表示与常用开路漏极驱动器相比的、图4所示的开路漏极驱动器实施例的模拟波形图。水平轴，即，X-轴表示时间(秒)，垂直轴，即，Y-轴表示电流(毫安)。标号‘S’表示图3B、3C和4所示的开路漏极驱动器的模拟波形图。标号‘A’表示图3D所示的开路漏极驱动器的模拟波形图。标号‘C’表示图3A所示的开路漏极驱动器的模拟波形图。标号‘O’表示图1所示的开路漏极驱动器的模拟波形图。
参考图7，根据本发明一些实施例的、图4所示的开路漏极驱动器的特性实质上与图3B和3D所示的常用的开路漏极驱动器的特性相同。
图8表示在封装模型与每个开路漏极驱动器连接时图4所示的开路漏极驱动器实施例的模拟波形图和常规开路漏极驱动器的模拟波形图。标号‘p’表示图3B所示的开路漏极驱动器的模拟波形图。标号‘n’表示图3C所示的开路漏极驱动器的模拟波形图。标号‘s’表示图4所示的开路漏极驱动器的模拟波形图。
参考图8，根据本发明一些实施例，与图3B和3C所示的常用的开路漏极驱动器相比，能有效地降低图4所示的开路漏极驱动器的噪音。
图9表示在封装模型与每个开路漏极驱动器连接时流过图8实施例的接地极的电流模拟波形图。标号‘p’表示图3B所示的开路漏极驱动器的模拟波形图。标号‘n’表示图3C所示的开路漏极驱动器的模拟波形图。标号‘s’表示图4所示的开路漏极驱动器的模拟波形图。标号‘o’表示图1所示的常用开路漏极驱动器的模拟波形图。
参考图9，根据本发明一些实施例，与图3B和3C所示的常用的开路漏极驱动器相比，在真实的封装模型与输出端相连接时，能有效地降低图4所示的开路漏极驱动器的基片噪音。
总之，参考图7至9，根据本发明一些实施例的开路漏极驱动器可以防止产生短电流路径，产生的效果是操作速度，如上升时间和下降时间可以更快，能够降低输出电流的噪音，与常用的开路漏极驱动器相比，能够降低其功率耗散和基片噪音。
在图4和6所示的开路漏极驱动器的一些实施例中，可以通过分别使用NMOS晶体管来实现电流源和第一、第二下拉开关单元。根据本发明一些实施例的图4和6所示的电路可以用于开路漏极驱动器；但是，图4和6所示的电路可适用于需要电流驱动电路的任何设备。例如，电荷泵的下开关和下电流源可以通过使用图4和6所示的电路而实现。
图10是图解根据本发明一些实施例的使用电流驱动电路实现的电荷泵的电路图。参考图10，电荷泵包括下电流(down current)驱动电路800和上电流(upcurrent)驱动电路900，下电流驱动电路800响应于下信号允许下电流流出输出端，上电流驱动电路900响应于上信号允许上电流流入输出端。
下电流驱动电路800具有与图6所示的开路漏极驱动器相似的结构，除了使用第二偏压BIAS2代替参考电位ref，和使用下信号dn代替输入信号din外。标号“dnb”表示反相的下信号。下电流驱动电路800包括下电流源810、下电流下拉开关单元820和下电流上拉开关单元830。下电流源810耦合在下节点和输出端OUT之间，并根据第二偏压BIAS2提供下电流。下电流下拉开关单元820耦合在下节点和电源电压Vss之间，根据下信号dn执行切换操作，只有在启动下信号时才允许下电流流出输出端OUT。
下电流上拉开关单元830耦合在高电源电压VDD和下节点nd之间，执行与下电流下拉开关单元820的切换操作互补的切换操作。下电流上拉开关单元830的导通速度小于下电流下拉开关单元820的关断速度，下电流上拉开关单元830的关断速度大于下电流下拉开关单元820的导通速度。
以与下电流驱动电路800相对称的结构而实现上电流驱动电路900。特别是，在上电流驱动电路900中，下电流驱动电路800的PMOS晶体管用NMOS晶体管代替，下电流驱动电路800的NMOS晶体管用PMOS晶体管代替。可以从下电流驱动电路800的操作理解上电流驱动电路900的操作。
上电流驱动电路900包括上电流源910、上电流上拉开关单元920和上电流下拉开关单元930。上电流源810耦合在上节点nu和输出端OUT之间，并根据第一偏压BIAS1提供上电流。上电流上拉开关单元920耦合在上节点nu和高电源电压VDD之间，响应于上信号upb执行切换操作，只有在启动上信号时才允许上电流流入输出端OUT。
上电流下拉开关单元930耦合在电源电压Vss和上节点nu之间，执行与上电流上拉开关单元920的切换操作互补的切换操作。上电流下拉开关单元930的导通速度小于上电流上拉开关单元920的关断速度，上电流下拉开关单元930的关断速度大于上电流上拉开关单元920的导通速度。
如上所述，根据本发明的一些实施例，装配在电流驱动电路中的电荷泵能够降低基片噪音。根据本发明的一些实施例，开路漏极驱动器和电流驱动方法可降低短电流，并能够降低输出电流的噪音和基片噪音，因此，功率耗散还可以通过降低短电流而被降低。
在结束详细的描述时，应该注意：在实质上没有脱离本发明宗旨的情况下，可对其优选实施例作出许多变化和修改。所有这样的变化和修改应该被认为是包含在如下面权利要求所提出的本发明保护范围中。
尽管已参照本发明的确定优选实例表示和描述了本发明，但本领域内的普通技术人员将理解的是，可在不背离由所附权利要求书限定的本发明宗旨和范围的前提下对本发明进行各种形式和细节上的修改。
Claims (26)
1.一种电流驱动器电路，包括：
下拉开关单元，耦合在节点和第一参考电位之间，用于响应于输入信号在导通状态和关断状态之间进行切换；和
上拉开关单元，耦合在节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与下拉开关单元互补，上拉开关单元的导通速度小于下拉开关单元的关断速度，上拉开关单元的关断速度大于下拉开关单元的导通速度；
电流源电路，耦合在节点和输出端之间，
其中：上拉开关单元包括串联耦合在节点和第二参考电位之间的PMOS晶体管和NMOS晶体管。
2.一种电流驱动器电路，包括：
下拉开关单元，耦合在节点和第一参考电位之间，用于响应于输入信号在导通状态和关断状态之间进行切换；和
上拉开关单元，耦合在节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与下拉开关单元互补，上拉开关单元的导通速度小于下拉开关单元的关断速度，上拉开关单元的关断速度大于下拉开关单元的导通速度，
其中：上拉开关单元包括串联耦合在节点和第二参考电位之间的PMOS晶体管和NMOS晶体管。
3.如权利要求2所述的电流驱动器电路，其中：PMOS晶体管的棚极接收输入信号，NMOS晶体管的棚极接收输入信号的逻辑互补。
4.如权利要求3所述的电流驱动器电路，还包括：
耦合在NMOS晶体管栅极和节点之间的电容元件。
5.如权利要求4所述的电流驱动器电路，其中：电容元件包括其漏极和源极耦合在一起的CMOS晶体管。
6.如权利要求2所述的电流驱动器电路，其中：PMOS晶体管的切换速度小于下拉开关单元的切换速度，NMOS晶体管的切换速度大于下拉开关单元的切换速度。
7.如权利要求6所述的电流驱动器电路，其中：NMOS晶体管是第一NMOS晶体管，下拉开关单元包括第二NMOS晶体管，第一NMOS晶体管的尺寸比率小于第二NMOS晶体管的尺寸比率。
8.如权利要求2所述的电流驱动器电路，其中：第二参考电位大于第一参考电位。
9.一种电流驱动器电路，包括：
第一下拉开关单元，耦合在第一节点和第一参考电位之间，用于响应于输入信号在导通状态和关断状态之间进行切换；
第一上拉开关单元，耦合在第一节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与第一下拉开关单元互补，第一上拉开关单元的导通速度小于第一下拉开关单元的关断速度，第一上拉开关单元的关断速度大于第一下拉开关单元的导通速度；
第二下拉开关单元，耦合在第二节点和第一参考电位之间，用于响应于输入信号的逻辑互补在导通状态和关断状态之间进行切换；
第二上拉开关单元，耦合在第二节点和第二参考电位之间，用于在导通状态和关断状态之间进行切换，与第二下拉开关单元互补，第二上拉开关单元的导通速度小于第二下拉开关单元的关断速度，第二上拉开关单元的关断速度大于第二下拉开关单元的导通速度；
电流源电路，耦合在第一节点和输出端之间，并响应于参考信号；和
电流供流电路，耦合在第二参考电位和第二节点之间，并响应于参考信号。
10.如权利要求9所述的电流驱动器电路，其中：第一上拉开关单元包括串联在第一节点和第二参考电位之间的第一PMOS晶体管和第一NMOS晶体管，第二上拉开关单元包括串联在第二节点和第二参考电位之间的第二PMOS晶体管和第二NMOS晶体管。
11.如权利要求10所述的电流驱动器电路，其中：第一PMOS晶体管的栅极和第二NMOS晶体管的栅极接收输入信号，第一NMOS晶体管的棚极和第二PMOS晶体管的棚极接收输入信号的逻辑互补。
12.如权利要求11所述的电流驱动器电路，还包括：
耦合在第一NMOS晶体管的棚极和第一节点之间的第一电容元件；和
耦合在第二NMOS晶体管的栅极和第二节点之间的第二电容元件。
13.如权利要求12所述的电流驱动器电路，其中：第一和第二电容元件包括其漏极和源极分别耦合在一起的第一和第二CMOS晶体管。
14.如权利要求10所述的电流驱动器电路，其中：第一PMOS晶体管的切换速度小于第一下拉开关单元的切换速度，第一NMOS晶体管的切换速度大于第一下拉开关单元的切换速度，其中，第二PMOS晶体管的切换速度小于第二下拉开关单元的切换速度，第二NMOS晶体管的切换速度大于第二下拉开关单元的切换速度。
15.如权利要求14所述的电流驱动器电路，其中：第一下拉开关单元包括第三NMOS晶体管，并且第一NMOS晶体管的尺寸比率小于第三NMOS晶体管的尺寸比率，其中，第二下拉开关单元包括第四NMOS晶体管，并且第二NMOS晶体管的尺寸比率小于第四NMOS晶体管的尺寸比率。
16.如权利要求9所述的电流驱动器电路，其中：第二参考电位大于第一参考电位。
17.一种电流驱动器电路的驱动方法，包括：
响应于输入信号在导通状态和关断状态之间切换下拉开关单元；
在导通状态和关断状态之间切换与下拉开关单元互补的上拉开关单元，以使上拉开关单元的导通速度小于下拉开关单元的关断速度，上拉开关单元的关断速度大于下拉开关单元的导通速度，
其中上拉开关单元包括串联的PMOS晶体管和NMOS晶体管。
18.如权利要求17所述的驱动方法，其中，PMOS晶体管的切换速度小于下拉开关单元的切换速度，NMOS晶体管的切换速度大于下拉开关单元的切换速度。
19.一种电荷泵，包括：
下电流下拉开关单元，耦合在下节点和第一参考电位之间，用于响应于下输入信号在导通状态和关断状态之间进行切换；
下电流上拉开关单元，耦合在下节点和第二参考电位之间，用于响应于下输入信号在导通状态和关断状态之间进行切换，与下电流下拉开关单元互补，下电流上拉开关单元的导通速度小于下电流下拉开关单元的关断速度，下电流上拉开关单元的关断速度大于下电流下拉开关单元的导通速度；
上电流上拉开关单元，耦合在上节点和第二参考电位之间，用于响应于上输入信号的逻辑互补在导通状态和关断状态之间进行切换；
上电流下拉开关单元，耦合在上节点和第一参考电位之间，用于响应于上输入信号在导通状态和关断状态之间进行切换，与上电流上拉开关单元互补，上电流下拉开关单元的导通速度小于上电流上拉开关单元的关断速度，上电流下拉开关单元的关断速度大于上电流上拉开关单元的导通速度；
下电流源电路，耦合在下节点和输出端之间，并响应于下参考信号；和
上电流源电路，耦合在上节点和输出端之间，并响应于上参考信号。
20.如权利要求19所述的电荷泵，其中：下电流上拉开关单元包括串联在下节点和第二参考电位之间的第一PMOS晶体管和第一NMOS晶体管，上电流下拉开关单元包括串接在上节点和第一参考电位之间的第二PMOS晶体管和第二NMOS晶体管。
21.如权利要求20所述的电荷泵，其中：第一PMOS晶体管的棚极接收下输入信号，第二PMOS晶体管的棚极接收上输入信号。
22.如权利要求21所述的电荷泵，还包括：
耦合在第一NMOS晶体管的棚极和下节点之间的第一电容元件；和
耦合在第二PMOS晶体管的棚极和上节点之间的第二电容元件。
23.如权利要求22所述的电荷泵，其中：第一和第二电容元件包括其漏极和源极分别耦合在一起的第一和第二CMOS晶体管。
24.如权利要求20所述的电荷泵，其中：第一PMOS晶体管的切换速度小于下电流下拉开关单元的切换速度，第一NMOS晶体管的切换速度大于下电流下拉开关单元的切换速度，其中，第二PMOS晶体管的切换速度小于上电流上拉开关单元的切换速度，第二NMOS晶体管的切换速度大于上电流上拉开关单元的切换速度。
25.如权利要求24所述的电荷泵，其中：下电流下拉开关单元包括第三NMOS晶体管，并且第一NMOS晶体管的尺寸比率小于第三NMOS晶体管的尺寸比率，其中，上电流上拉开关单元包括第四NMOS晶体管，并且第二NMOS晶体管的尺寸比率小于第四NMOS晶体管的尺寸比率。
26.如权利要求19所述的电荷泵，其中：第二参考电位大于第一参考电位。
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|---|---|---|---|---|
| WO2008063265A1 (en) * | 2006-11-10 | 2008-05-29 | Illuminoss Medical, Inc. | Systems and methods for internal bone fixation |
| US8415979B2 (en) * | 2010-11-04 | 2013-04-09 | Mediatek Inc. | Differential driver with calibration circuit and related calibration method |
| JP5727968B2 (ja) * | 2012-05-29 | 2015-06-03 | 旭化成エレクトロニクス株式会社 | 電流制御回路およびこれを用いたｐｌｌ回路 |
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| US9041439B2 (en) * | 2013-08-30 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transmitter having voltage driver and current driver |
| US10756720B2 (en) * | 2016-10-17 | 2020-08-25 | Infineon Technologies Ag | Driver circuit for electronic switch |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1177865A (zh) * | 1996-09-24 | 1998-04-01 | 三菱电机半导体软件株式会社 | Pll电路 |
| US5825640A (en) * | 1997-06-30 | 1998-10-20 | Motorola, Inc. | Charge pump circuit and method |
| JP2001177400A (ja) * | 1999-12-16 | 2001-06-29 | Sony Corp | チャージポンプ回路 |
| JP2002026727A (ja) * | 2000-06-09 | 2002-01-25 | Samsung Electronics Co Ltd | 電荷ポンプ回路 |
| US6597199B1 (en) * | 1998-12-02 | 2003-07-22 | Winbond Electronics Corporation | Method and circuit for logic output buffer |
| EP1434351A1 (en) * | 2002-12-26 | 2004-06-30 | Sony Corporation | Charge pump circuit and PLL circuit using same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121000A (en) * | 1991-03-07 | 1992-06-09 | Advanced Micro Devices, Inc. | Edge-rate feedback CMOS output buffer circuits |
| US5191240A (en) * | 1991-06-05 | 1993-03-02 | International Business Machines Corporation | Bicmos driver circuits with improved low output level |
| JP3093410B2 (ja) | 1992-01-31 | 2000-10-03 | 日本電気株式会社 | オープンドレイン型出力回路 |
| US5410189A (en) * | 1993-09-27 | 1995-04-25 | Xilinx, Inc. | Input buffer having an accelerated signal transition |
| US5497113A (en) * | 1994-05-16 | 1996-03-05 | Quantum Corporation | Variable-slope driver for pullup-terminated transmission lines |
| JP3250540B2 (ja) * | 1999-03-15 | 2002-01-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| KR100382718B1 (ko) | 2000-08-21 | 2003-05-09 | 삼성전자주식회사 | 출력전류 보상회로를 구비하는 출력드라이버 |
| US6472906B2 (en) * | 2000-12-27 | 2002-10-29 | Sony Corporation | Open drain driver having enhanced immunity to I/O ground noise |
| KR100416589B1 (ko) * | 2001-01-06 | 2004-02-05 | 삼성전자주식회사 | 스위칭 특성을 개선하고 누설전류를 감소시키는 전하펌프회로 및 이를 구비하는 위상동기 루프 |
| KR100721188B1 (ko) * | 2001-05-15 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 출력 드라이버 |
| US6529050B1 (en) | 2001-08-20 | 2003-03-04 | National Semiconductor Corporation | High-speed clock buffer that has a substantially reduced crowbar current |
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-
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- 2005-07-21 US US11/186,115 patent/US7248077B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1177865A (zh) * | 1996-09-24 | 1998-04-01 | 三菱电机半导体软件株式会社 | Pll电路 |
| US5825640A (en) * | 1997-06-30 | 1998-10-20 | Motorola, Inc. | Charge pump circuit and method |
| US6597199B1 (en) * | 1998-12-02 | 2003-07-22 | Winbond Electronics Corporation | Method and circuit for logic output buffer |
| JP2001177400A (ja) * | 1999-12-16 | 2001-06-29 | Sony Corp | チャージポンプ回路 |
| JP2002026727A (ja) * | 2000-06-09 | 2002-01-25 | Samsung Electronics Co Ltd | 電荷ポンプ回路 |
| EP1434351A1 (en) * | 2002-12-26 | 2004-06-30 | Sony Corporation | Charge pump circuit and PLL circuit using same |
Also Published As
| Publication number | Publication date |
|---|---|
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