CN1707795A - 存储单元及其制造方法 - Google Patents

存储单元及其制造方法 Download PDF

Info

Publication number
CN1707795A
CN1707795A CN200510007770.XA CN200510007770A CN1707795A CN 1707795 A CN1707795 A CN 1707795A CN 200510007770 A CN200510007770 A CN 200510007770A CN 1707795 A CN1707795 A CN 1707795A
Authority
CN
China
Prior art keywords
ferroelectric
ferroelectric capacitor
memory cell
capacitor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200510007770.XA
Other languages
English (en)
Inventor
木岛健
井上聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/858,498 external-priority patent/US7187575B2/en
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1707795A publication Critical patent/CN1707795A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种存储单元，其特征在于将半导体衬底自身的导电率变化作为不同的数据而使用。

Description

存储单元及其制造方法
技术领域
本发明涉及一种使用铁电体电容器构成的铁电体存储装置。
背景技术
近年，人们正在致力于PZT、SBT等薄膜、使用这些薄膜的铁电体电容器、以及铁电体存储装置等的开发研究。铁电存储装置的结构大致可以划分为1晶体管(1T)型、1晶体管1电容器(1T1C)型、2晶体管2电容器(2T2C)型、以及不包括选择晶体管的简单矩阵型。
1T1C型、2T2C型的结构与DRAM几乎相同，而且，由于包括选择用晶体管，所以可以有效利用DRAM制造技术，而且因为可以实现与SRAM同样的写入速度，所以，到目前为止，正在将小于等于256kbit的小容量品种转化为商品。但是，实际上正在产品化的除极少一部分1T1C型外，其他几乎都是2T2C型。之所以使用两个电容器是因为铁电体电容器的特性不稳定，所以为了防止引起数据读取错误，将同一数据(符号相反)写入两个电容器，使向电容器累积的累积容量为两倍，从而防止了数据错误。
另外，2T2C型具有复杂的单元结构，其占用的单元面积由两个晶体管和两个铁电电容器组成，所以，占用面积非常大，防碍了集成化。
包括1T1C型的2T2C型与铁电体的极化方向无关，施加一定的电压后就进行数据的读出。此时，根据极化的方向不同，某一方发生反转，将此时流动的电流量之差放大后读出，作为不同的数据进行判别。因此，读出后，由于在所有相同方向上进行极化，所以需要进行再次写入数据的极化反转动作。将这种读取方式称为破坏读出。
另一方面，简单矩阵型与1T1C型、2T2C型相比，单元尺寸小、且能够实现电容器的多层化，所以，可以期待其高集成化和低成本化。关于现有技术的简单矩阵型铁电存储装置，已在日本特开平9-116107号公报等中公开。在该公开公报中公开了一种在向存储单元写入数据时，向非选择存储单元施加写入电压的1/3电压的驱动方法。但在该技术中，却没有详细记载关于动作所必需的铁电电容器的磁滞回线。本申请的发明人在进行开发中判明，为了获得可以实际进行动作的简单矩阵型铁电存储装置，矩形性良好的磁滞回线是必不可少的。作为可以与此对应的铁电体材料，可以考虑富含Ti的正方晶格的PZT为开发对象。但是，与如上所述的1T1C型及2T2C型铁电存储器一样，最重要的课题是确保可靠性。
另外，作为顶级的存储器，提出一种将晶体管栅极的氧化膜换成铁电体材料薄膜的1T型铁电存储器的方案。
这种存储器利用铁电体的极化反转，通过进行半导体的耗尽层控制，将晶体管的整流特性作为在极化方向上不同的两个值，进行非破坏读出。
单元形状包括一个晶体管，有利于集成化。
另一方面，自从提出所谓的1T型铁电存储器以来，尽管已经经过了五十年以上，但是仍未实现。这种大的技术缺陷在于，必须在容易氧化的Si等半导体表面上形成铁电体氧化物，且无法避免由Si等半导体衬底表面的氧化及铁电体构成元素的扩散而导致的Si等半导体衬底自身的半导体特性的劣化及铁电体的结晶性劣化。
所以，现在正在积极研究在铁电体薄膜和半导体衬底之间夹入用于防止SiO2、SiN、AL2O3、HfO3等扩散的绝缘层的构造。但是，这种方法也存在很多技术缺陷。
其中之一就是用于防止扩散的绝缘层和铁电体之间的介电常数的失调。作为扩散防止层所使用的绝缘膜材料的介电常数为4～数十，而铁电体层大到数百～数千、数万，在串联形成二者时，电压几乎不施加在铁电体上。所以，通过将绝缘膜减薄到数nm，另一方面将铁电体膜加厚，以获得在铁电体上施加电压。但是，如果是这种方法，当施加多余电压时，绝缘膜将彻底引起破坏绝缘。其结果是，产生无法向铁电体施加有效的饱和电压的问题。而且，加厚铁电体层与集成化背道而驰，这也是很大的技术缺陷。根据上述结果，当用小于等于绝缘层的最大承受电压的电压使铁电体进行极化反转时，不能使用稳定的饱和磁滞，而使用被称之为不稳定小磁滞回线的磁滞，还牵涉到存储器特性的劣化。
另外，铁电体的累积电荷量根据材料的不同而不同，为10～100μC/cm2的程度，但是，对于半导体表面的通道动作(耗尽层控制)仅在小于等于1μC/cm2就足够了，如果是大于等于该数值，就难以出现极化反转引起的整流特性之差，在任何情况下，电流都难以流动。所以，人们正在尝试人工地使铁电体所具有的极化值减少。其方法是只将铁电体薄膜的上部电极的面积减小到1/10～1/20的程度。由此，可以使用饱和极化值Ps恰好变小的磁滞，而且，可以使用饱和了的磁滞回线。由此，牵涉到确保存储器特性的稳定性。但是，这里，即使是特意使单元面积变小且能高度集成化的1T结构，也不可能使上部电极形成加快并进行集成化。
而且，对于1T型，晶体管栅极部分的来自于铁电电容器的存储电荷成为栅极电压，完全没有根据晶体管特性来选择栅极电压的自由度。
而且，在该结构上，由于在电容器中生成内部电场，因此保存(数据保持)缩短为一个月，对于半导体一般所要求的十年保质期可以说是不可能的。
最后，铁电存储器普遍存在较大的技术缺陷。这就是，晶体管的形成、层间绝缘膜的形成、钝化等的半导体工序几乎都是在氢保护气氛中进行的，但是，对于铁电体薄膜的形成工序，其铁电体材料也有时为氧化物，则需要在氧保护气氛中进行加工。对此，仅在在同一半导体衬底上形成二者一点，就存在很大的技术问题。
例如，如果考虑到目前的2T2C型存储器，首先，在Si等半导体衬底上形成晶体管，用层间绝缘膜覆盖整体。至此为氢工艺。
其后，通过W芯棒等进行在层间绝缘膜上形成铁电电容器的氧工艺。然后，如果是只具有存储单元的功能，电极形成后，进行氢烧结及钝化，并进行封装。该氢烧结及钝化工序即为氢工艺。
列举几个在上述工序中已表面化的较大的技术缺陷。
层间绝缘膜形成之后，通过芯棒等形成铁电体电容器对于分离氢工艺和氧工艺肯定是有意义的，但实际上，在铁电体电容器形成工序中，由于多次在氧气中反复进行热处理，导致最下部的晶体管特性发生了变化。因此，在铁电体电容器形成后，在低温条件下进行氢烧结，可使晶体管的特性接近设计时的特性。但是，由于氢烧结，铁电体被还原，引起特性劣化。为使其恢复原来的特性，将其在低温下进行氧化处理，以改善铁电体特性，但无法完全恢复。
也就是说，目前的铁电体存储器工序并非是将晶体管和铁电体电容器的良好特性组合在一起，而是降低两者的特性并以能够容忍的水平组合构成的。
另外，为了绝对防止铁电体被氢元素还原，几乎100％的需要在铁电体薄膜的周围形成具有保护性的多层氧化膜的工序。由此，导致发生大幅度的工序增加、成本上升的重大问题。
发明内容
本发明目的在于提供一种具有全新的单元结构、且能够非破坏读出的铁电体存储器，它能够基本上完全解决如前所述1T1C、2T2C、简单矩阵型、以及1T型铁电体存储器具有的上述技术缺陷。
根据本发明的新的铁电体存储器，将半导体衬底自身的导电率变化作为不同的数据而利用，而且通过将由该半导体衬底形成的晶体管用作进行数据读出操作的存储装置，能解决上述技术缺陷中的至少之一。
详细地说，就是形成被配置成简单矩阵构造(simple matrixstructure)的铁电体电容器，各个电容器与用于数据写入的电路连接。
同样，形成被配置成简单矩阵构造的晶体管，各个电容器与用于数据读出操作的电路连接。
而且，配置成简单矩阵构造的各个铁电体电容器和配置成简单矩阵构造的各个晶体管以1∶1的比例，通过铁电体电容器的一方的电极、晶体管的半导体衬底自身及绝缘层而连接。
即，与现有技术的铁电体存储器同样，在铁电体电容器部分上进行数据写入。此时，铁电体电容器由于被直接连接在半导体衬底上，所以，根据铁电体电容器的极化方向不同，如果存储电荷量会发生变化，则使半导体衬底的载流子(电子)浓度产生变化。
这时，对配置成简单矩阵构造的晶体管进行普通的读出操作。即，在栅极上施加一定的电压，当从源极注入电子时，流动的漏极电流表示反映了当时的半导体衬底自身的载流子浓度变化的电流值。
即，可以将由铁电体的极化反转产生的写入数据的不同作为漏极电流的不同而读出。而且，在这一系列的动作中并不使铁电体反转，即所谓的非破坏读取方式。
而且，因为是简单矩阵方式，且晶体管配置在电容器的正上面，所以每一个单元的占有面积由电容器或晶体管之中具有最大面积的一方决定。因为通常以取同一面积为宜，所以每一个单元取一个电容器的面积，是可以考虑的最小占有面积。因此，在高集成化时，是最为有利的形式。
而且，与1T型不同，晶体管的栅极部分是普通的栅极构造，可以结合晶体管特性选择单纯用于读取数据的栅极电压。
而且，尽管将铁电体电容器中的存储电荷通过绝缘层连接至半导体衬底，但是没有必要如1T型般强制使绝缘层变薄，以铁电体特性能够合理充分地被传达的厚度形成即可。
即，半导体衬底的载流子浓度变化量是由铁电体电容器和半导体衬底的结合部的绝缘膜厚度的优化所决定的，而且通过优化栅极电压，铁电体电容器的良好特性、被连接的晶体管特性都完全没有损失，而且由铁电体的极化反转产生的存储电荷量的变化，通过优化后的绝缘膜厚度和栅极电压的组合，能够完全读出。
而且，上述铁电体存储器是非破坏读出方式，所以铁电体的疲劳特性劣化的问题也得到解决。
在此基础上，为了使简单矩阵型铁电体存储器工作，磁滞的矩形性和可靠性尤为重要。我们通过使用可以克服现有技术的铁电体材料缺点的材料PbZr0.2Ti0.6Nb0.2O3(添加PbSiO32mol％)，可以确认具有可靠性的稳定动作。
而且，根据本发明，在分别形成晶体管部和铁电体电容器部、并将分别形成的晶体管部和铁电体电容器部分别剥离之后，由于在塑料衬底等上面进行连接，从而能够完全回避氢工艺和氧化工艺的影响，消除了增加成本的各种氢保护层形成工序等。
此时，在根据本发明的存储器结构中，众所周知，对于读出晶体管部分，没有因为TFT或SOI结构的不同而被限制，例如，在使用TFT结构时，在利用TEOS形成于玻璃衬底上的SiO2的上面形成以后，利用某些装置，通过从TEOS-SiO2中生成氢气，从而能够容易地剥离。
而且，发现在剥离铁电体电容器时，利用铁电体电容器的热膨胀系数和形成铁电体电容器衬底的热膨胀系数的之差可以容易地进行剥离。
而且，作为TFT晶体管和铁电体电容器之间的固体结合技术，添加连接辅助剂并在压力下使固体金属和固体金属(例如铝+铝)之间结合的技术已经被实用化，能够容易地实现。
最后，假设单元面积相同、用CT表示TFT晶体管的容量、用CF表示铁电体电容器电容量的时候，考虑两者是否发生干涉。也就是说要考虑数据保持特性。此时，假设Si半导体衬底的介电常数为4，衬底厚度为150μ(u)m。另一方面，设铁电体电容器中使用铁电体PZT，并设介电常数为1500，膜厚度为150nm，则为CF/CT≥(1500×1/(150×10-9))/(4×1/(150×10-6))＝375000，由于铁电体电容器电容量至少是晶体管容量的约400000倍，所以晶体管容量可以忽略不计。
因此，本发明由于晶体管部和铁电体电容器部之间不发生干涉，从而解决了数据保持特性劣化的问题。
本发明结合以上内容，提出新的存储器构造。利用本发明，可以解决现有技术的铁电存储器普遍存在的问题。
附图说明
图1是表示根据本发明实施例的铁电体电容器的结构；
图2是表示根据本发明实施例的铁电体电容器的P(极化)-V(电压)磁滞回线图；
图3是表示根据本发明实施例的排列了由简单矩阵构成的存储单元的铁电体存储装置的结构图，图3(A)为平面图，图3(B)是为其剖面图；
图4是表示根据本发明实施例的由简单矩阵构成的TFT单元的排列图；
图5是表示根据本发明实施例的将简单矩阵型铁电体电容器写入装置、简单矩阵型TFT读出装置以及由TFT构成的周边电路进行固体连接的非破坏读出方式简单矩阵型铁电体存储单元的结构图；
图6是表示根据本发明实施例的非破坏读出方式简单矩阵型铁电体存储单元的结构图；
图7是根据本发明实施例的简单矩阵型铁电体存储阵列的示意图；
图8是根据本发明实施例的PZTN薄膜的XRD图形图；
图9是根据本发明实施例的PZTN薄膜的磁滞特性图；
图10是表示根据本发明实施例的PZTN薄膜的泄漏电流特性图；
图11是表示根据本发明实施例的PZTN薄膜的疲劳特性及静态刻印特性图；
图12是表示根据本发明实施例的通过臭氧TEOS形成SiO2保护膜的电容器结构图；
图13是表示根据本发明实施例的通过臭氧TEOS形成SiO2保护膜后的电容器特性图；
图14是表示根据本发明实施例的现有技术的PZT薄膜的泄漏电流特性图；
图15是表示根据本发明实施例的现有技术的PZT电容器的疲劳特性图；
图16是表示根据本发明实施例的现有技术的PZT电容器的静态刻印特性图；
图17是根据本发明实施例的排列了由单纯矩阵构成的存储单元的铁电体存储装置的金属显微镜照片；
图18是根据本发明实施例的排列了由简单矩阵构成的存储单元的铁电体存储装置的失效位图；
图19是根据本发明实施例的在玻璃衬底上形成的TFT单元的剖面图；
图20是根据本发明实施例的在玻璃衬底上形成的TFT的Id-Vg特性图；
图21是根据本发明实施例的将铁电体电容器和TFT进行固体连接的存储单元的金属显微镜照片；
图22是将根据本发明实施例的将铁电体电容器和TFT进行固体连接的存储单元放大的金属显微镜照片；
图23是根据本发明实施例的非破坏读出方式简单矩阵型铁电体存储单元的Id-Vg特性图；
图24是根据本发明实施例的非破坏读出方式简单矩阵型铁电体存储单元的工作原理图；
图25是根据本发明实施例的利用热膨胀系数的之差进行剥离的铁电体电容器单元的剖面TEM照片；
图26是根据本发明实施例的在塑料衬底上形成的非破坏读出方式简单矩阵型铁电体存储器阵列图；
图27是根据本发明实施例的集成了非破坏读出方式简单矩阵型铁电体存储器阵列的大容量存储器阵列图。
具体实施方式
根据本发明实施例的铁电体存储器由以下1～2构成。
1.铁电体存储装置的电容器
图1是表示根据本发明实施例的铁电体存储装置中的铁电体电容器的图。在图1中，101是PZTN铁电体膜，102是第一电极，103是第二电极。第一电极102及第二电极103是由Pt、Ir、Ru等贵金属单体或者以该贵金属为主体的复合材料所构成。当铁电体的元素向第一电极扩散时，在电极和铁电体膜的界面部引起组成的改变，磁滞的矩形性下降，所以要求铁电体的元素不向第一电极扩散的致密性。为了提高第一电极的致密性，可以采用在质量重的气体中进行溅射成膜或使贵金属中的Y、La等的氧化物分散到贵金属电极中等的方法。另外，在图1中，省略了衬底以及其它的铁电体存储装置的构成要素。关于这些构成要素将在后文讲述。
下面，对PZTN薄膜101的成膜方法的一个例子进行说明
第一原料液是指，为形成由PZTN铁电体相的构成金属元素中的Pb和Zr构成的PbZrO3钙钛矿晶体，而将缩聚物在无水状态下溶解到n-丁醇等溶剂中的溶液。
第二原料液是指，为形成由PZTN铁电体相的构成金属元素中的Pb和Ti构成的PbTiO3钙钛矿晶体，而将缩聚物在无水状态下溶解到n-丁醇等溶剂中的溶液。
第三原料液是指，为形成由PZTN铁电体相的构成金属元素中的Pb和Nb构成的PbNbO3钙钛矿晶体，而将缩聚物在无水状态下溶解到n-丁醇等溶剂中而成的溶液。
例如，在使用第一、第二以及第三原料液制备PbZr0.2Ti0.6Nb0.2O3铁电体时，按照(第一原料溶液)∶(第二原料溶液)∶(第三原料溶液)＝1∶3∶1的比率混合，并且将为了形成PbSiO3晶体而将缩聚物在无水状态下溶解于n-丁醇等溶剂中的溶液在大于等于1mol％、小于5mol％的范围内混合而制作成溶液。并且在上述混合溶液中添加丁二酸二甲酯直到PH值变成5.5为止。
将这些混合溶液按所需的次数进行混合溶液涂敷工序、干燥热处理工序、脱脂热处理工序等一系列工序，最后烧成，形成铁电体膜。
以下表示条件的例子。
混合液的涂敷使用旋涂等涂敷方法进行。初始时，将混合溶液滴落到覆盖Pt等的电极用贵金属的Si衬底上。为了使滴落的溶液遍及衬底全部表面，以3000rpm程度进行旋转后，在150℃～180℃进行干燥热处理工序。
在大气氛围下使用热板等进行干燥热处理。
同样，脱脂热处理工序是在保持300℃～350℃的热板上，在大气氛围下进行。
使其结晶化的烧成在氧气氛中使用快速热退火(RTA)等方法进行。
而且，烧结后的膜厚是100～200nm左右。
然后，通过溅射法等形成第二电极后，为了形成第二电极和铁电体膜之间的界面、并改善铁电体薄膜的结晶性，与烧成同样，在氧气氛中使用RTA等进行后期退火，得到铁电体电容器。
图2是本实施例中使用的铁电体电容器的P(极化)-V(电压)磁滞回线的模式图。在该铁电体电容器中，磁滞回线描述为：当施加电压+Vs时，具有极化量P(+Vs)；然后使电压为0时，极化量为Pr；而且，当电压变成-1/3Vs时，极化量变成P(-1/3Vs)；当电压变成-Vs时，极化量变为P(-Vs)；再当电压为0时，极化量变成-Pr；而且，当电压为+1/3时，极化量是P(+1/3Vs)；再当电压为+Vs时，极化量再次返回到P(+Vs)。
在这里，本申请发明者在本实施例中所使用的铁电体电容器中，发现如下情况，即，一旦施加电压Vs使极化量变为P(+Vs)后，施加-1/3Vs电压，再将施加电压变成0时，磁滞回线遵循图2箭头所示的轨迹，极化量保持稳定值P0(0)。而且，当施加电压-Vs使极化量变为P(-Vs)后，施加+1/3Vs电压，再将施加电压变成0时，磁滞回线遵循图2箭头所示的轨迹，极化量保持稳定值P0(1)。
如果可以获得足够的该极化量P0(0)和P0(1)的差值，通过所述日本特开平9-116107号公报等公开的驱动法，能使简单矩阵型铁电体存储装置工作。
根据上述铁电体电容器，可以实现结晶化温度的低温化、提高磁滞的矩形性、提高Pr。包括上述铁电体电容器的简单矩阵型铁电体存储装置是能够驱动的。而且，铁电体电容器磁滞的矩形性的提高对于简单矩阵型的铁电体存储装置的驱动来说，在重要的干扰的稳定性方面具有显著的效果。对于简单矩阵型铁电体存储装置，因为不进行写入、读出操作的单元也消耗±1/3Vs电压，因而在该电压下极化不发生变化，即需要干扰特性是稳定的。本申请发明者已经确认，发现对于普通的PZT，从极化稳定状态开始在极化反转的方向上提供10E8次的1/3Vs脉冲时，极化量有80％左右的下降，但是，如果根据本发明的PZTN，则有小于等于5％的下降量。
2.铁电体存储装置
2.1 简单矩阵型铁电体电容器写入装置
图3(A)、(B)是表示根据本实施例的简单矩阵型铁电体电容器的结构图。图3(A)是其平面图，图3(B)是沿图3(A)的A-A线的剖面图。在图3(A)中，符号301～303是在衬底308上按规定数目排列的字线，符号304～306是按规定数目排列的位线。在字线301～303和位线304～306之间，***根据本发明的PZTN铁电体膜307；在字线和位线的交叉区域形成铁电体电容器。
在排列了根据该简单矩阵构成的存储单元的铁电体存储装置中，对形成于字线和位线的交叉区域的铁电体电容器的写入操作，是通过图中未示的周边驱动电路及读取用的放大电路(这些称为“周边电路”)等进行的。该周边电路在与存储单元阵列不同的衬底上由MOS晶体管或TFT晶体管形成，并接连于字线和位线。
在本实施例中使用的铁电体电容器，其磁滞的矩形性非常好，并具有稳定的干扰特性。而且，该铁电体电容器，通过降低工艺温度的方法，对周边电路或其他单元的损伤很少，而且工艺损伤(特别是氢的还原)少，所以能够抑制由损伤造成的磁滞劣化。因此，通过使用这种铁电体电容器，使简单矩阵型铁电体存储装置的驱动成为可能。
2.2 简单矩阵型TFT读出装置
图4是表示根据本实施例的简单矩阵型TFT读出装置的结构图。符号401和402是在衬底上按规定数目排列的字线，符号403和404是按规定数目排列的源极线，符号405和406是按规定数目排列的漏极线。字线401和402连接于TFT的第一栅极，由此形成简单矩阵型TFT读出装置。
在排列了根据该简单矩阵构成的TFT单元的简单矩阵型TFT读出装置中，从TFT的读出操作是通过图中未示的周边驱动电路以及读取用放大电路等(称它们为“周边电路”)进行的。这些周边电路是在与TFT单元阵列不同的衬底上由MOS晶体管或TFT晶体管形成，可以接连于字线、源极线以及漏极线。
2.3 非破坏读出方式简单矩阵型铁电体存储器
如图5所示，根据本发明的非破坏读出方式简单矩阵型铁电体存储装置，是在上述简单矩阵型铁电体电容器写入装置的正上方配置简单矩阵型TFT读出装置而形成的，各电容器和各TFT是1∶1的比例；电容器的位线和TFT的第二栅极之间通过固体连接，如图6所示串联连接。
这时，由铁电体电容器的极化而产生的存储电荷，经过TFT的第二栅极，作为TFT的Si衬底的载流子而被注入，并根据极化方向来表现TFT的Si衬底上的载流子浓度的不同，其结果，可以作为不同的漏极电流而被读取。
下面对根据本发明的详细的实施例进行说明。
(简单矩阵型铁电体存储器的制造)
实施例一
使用PZTN，制作图7(A)、(B)所示的1kbit位简单矩阵型铁电体存储器。
这里假设使用普通的硅工艺、包括利用了C-MOS晶体管的周边电路、且能够进行写入-读取。
为了使简单矩阵型铁电体存储器完全工作，如前所述，选择磁滞的矩形良好且具有良好可靠性的铁电体是非常重要的，这在现有技术的铁电体中几乎是不可能的。
因此，我们以磁滞的矩形良好的正方晶PbZr0.2Ti0.8O3(PZT)为基础，将用Nb替换20％的Ti的PbZr0.2Ti0.6Nb0.2O3(PZTN)用作铁电体材料。
然后，在用来形成过量Pb为10％的重量百分比浓度为10％的PbZrO3的溶胶凝胶溶液(溶剂是n-丁醇)中，将用来形成过量Pb为10％的重量百分比浓度为10％的PbTiO3的溶胶凝胶溶液(溶剂是n-丁醇)、和用来形成过量Pb为10％的重量百分比浓度为10％的PbNbO3的溶胶凝胶溶液(溶剂是n-丁醇)以1∶3∶1的比例进行混合，而且，在该混合溶液中添加5mol％的、用来形成重量百分比浓度为10％的PbSiO3的溶胶凝胶溶液(溶剂是n-丁醇)，并利用下列成膜条件形成150nm-PZTN铁电体薄膜。
铁电体薄膜形成条件：
首先，“①利用旋涂，将通过上述方法形成的PZTN所用的溶胶凝胶溶液在第一次500rpm、5秒、第二次4000rpm、20秒的条件下进行涂敷”；接着，“②在大气中，在150℃、2分钟的条件下，使涂敷的PZTN所用的溶胶凝胶溶液干燥”；将上述①及②重复三次；接下来，在大气中、在400℃、5分钟的条件下进行预烧成；最后，在650℃、20分钟、一个大气压的氧氛围的条件下进行基于RAT的烧成(结晶化)。
此时的XRD图形如图8所示，几乎是(111)单一取向膜。
其次，在上述PZTN薄膜上通过蒸镀法形成直径100μmφ、膜厚100nm的Pt电极，然后对铁电体特性进行评价。
此时可以得到图9所示的磁滞特性。
另外，泄漏电特性如图10所示，在施加2V电压时(饱和时)为7E-9A/cm2，性能非常良好。
然后，对PZTN薄膜的疲劳特性、静态刻印进行测定的结果，如图11所示，非常良好。
特别是疲劳特性，尽管在上下电极上使用了Pt，其性能也非常良好。
而且，如图12所示，尝试在本PZTN电容器上通过臭氧TEOS进行SiO2涂敷。众所周知，现有技术的PZT通过臭氧TEOS进行SiO2涂敷的话，由TEOS产生的氢通过上部的Pt会使PZT还原，导致PZT结晶破坏以致无法显示出磁滞。
但是本PZTN薄膜，如图13所示，几乎没有被劣化，仍保持良好的磁滞，可见其具有非常强的耐还原特性。
下面对现有技术的PZT薄膜进行评价。
下面假设现有技术的PZT各自的Pb∶Zr∶Ti＝1∶0.2∶0.8和1∶0.3∶0.7和1∶0.6∶0.4。
泄漏特性从图14所示中可知，随着Ti含量的增加泄漏特性彻底劣化，在Ti为80％时，施加2V电压时，变成10-5A/cm2，无法满足存储应用。
同样，疲劳特性如图15所示，随着Ti含量的增加疲劳特性也劣化。
而且在刻印后，如图16所示，几乎无法读取数据。
从以上实施例我们可以知道，本PZTN薄膜，不仅解决了现有技术的被认为由PZT本身原因造成的泄漏电流增大以及刻印特性劣化的问题，而且，还能够不限于存储类型、结构而将由上述原因造成无法使用的正方晶PZT用于存储用途。
因此，使用上述PZTN薄膜制成图17中的存储器阵列。
此时的失效位图如图18所示，在驱动电压1.8V(参考电压Vref＝1.1V)下可确认1kbit的全位工作。
(非破坏读出方式简单矩阵型铁电体存储器)
实施例2
本实施例是在玻璃衬底上制作栅极长0.5μm、栅极绝缘膜厚Tox＝50nm的共面TFT。
该元件剖面图如图19所示，通过从玻璃衬底一侧照射适当波长的激光，可以从TEOS-SiO2中生成H2，并只剥离TFT。
图20表示漏极电压Vd＝3.3V、栅极电压发生变化时的Id-Vg特性。移动度约为500。
接下来，剥离后的TFT的里面是Si衬底，并且在Si表面上形成厚度50nm的SiO2，而且蒸镀A1后形成第二栅极电极。
然后，作为铁电体PZTN电容器的上部电极，蒸镀A1，使单元大小为1.3μm×1.3μm。
在PZTN电容器的上部A1电极上加载剥离的TFT的第二栅极A1电极，在N2气氛中和9.9atm下，于400℃保持1小时的压焊，进行固体连接。
形成的元件的金属显微镜照片如图21所示。而且连接的TFT放大照片如图22所示。
此时，使铁电体电容器在±2V电压下极化反转，并且漏极电压Vd＝3.3V，测定使栅极电压变化时的Id-Vg特性，结果如图23所示。
这样，根据铁电体电容器的极化方向，晶体管特性表现出两种状态，可以确认具有良好的非破坏读出效果。
也就是说，如图24所示，表示出：半导体衬底的载流子浓度变化量是由铁电体电容器和半导体衬底之间的连接部的绝缘膜厚度的优化所决定的，而且，通过优化栅极电压，铁电体电容器的良好特性、被连接的晶体管特性完全没有损坏；由铁电体的极化反转产生的存储电荷的不同，通过优化后的绝缘膜厚度和栅极电压的组合能够完全地读取出来。
接下来，将Pt/PZTN/Pt/TiOx/SiO2/Si结构的衬底在N2中以400℃加热10min后，在不锈钢台上急剧地冷却，然后再以10℃/min的升温速度升温到400℃之后，如图25所示，在TiOx和下部Pt之间可以进行剥离。
利用Si衬底的热膨胀小、变形点(开始变形的温度)高达1000℃而PZT等陶制品变形点为400℃左右的特性，具有变形的铁电体电容器引起异常膨胀，由此，能够剥离铁电体电容器。
利用以上条件，剥离与TFT连接的铁电体电容器单元，如图26所示，可以在塑料衬底等任意衬底上形成存储单元。
而且，通过层叠、固体连接图26的衬底，可以实现图27所示的高集成。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种存储单元，其特征在于，将半导体衬底自身的导电率变化用作不同的数据。
2.一种存储单元，其特征在于：
使用晶体管进行数据读取，所述晶体管是使用权利要求1所述的半导体衬底形成的。
3.根据权利要求1至2中任一项所述的存储单元，其特征在于，
通过改变直接连接至所述半导体衬底的电容器的存储电荷量，来改变所述半导体衬底的载流子(电子)浓度。
4.根据权利要求1至3中任一项所述的存储单元，其特征在于：
利用铁电体电容器，将由于所述铁电体的极化反转而引起的存储电荷量和极性的不同用作所述半导体衬底的载流子浓度变化，而且利用所述铁电体所具有的剩余极化的非易失性。
5.根据权利要求4所述的存储单元，其特征在于：所述电容器被配置成简单矩阵结构。
6.根据权利要求5所述的存储单元，其特征在于：通过从外部对铁电体电容器施加电场进行数据写入操作。
7.根据权利要求4至6中任一项所述的存储单元，其特征在于：
用于铁电体电容器的铁电体具有氧八面体结构。
8.一种根据权利要求1至7中任一项所述的存储单元的制造方法，其特征在于：将晶体管形成工序和铁电体电容器形成工序分开进行，
然后，通过将所述晶体管和铁电体电容器结合而形成单元结构。
9.根据权利要求8所述的存储单元的制造方法，其特征在于：分离晶体管，将所述晶体管结合在铁电体电容器以及形成有铁电体电容器的衬底上。
10.根据权利要求9所述的存储单元的制造方法，其特征在于：分离晶体管，将所述晶体管结合在铁电体电容器以及形成有铁电体电容器的衬底上，并且，在结合后，分离铁电体电容器，在其它衬底上结合所述晶体管和所述铁电体电容器。
11.根据权利要求10所述的用于存储单元的制造方法，其特征在于：在分离铁电体电容器时，利用所述铁电体电容器的热膨胀系数和形成有所述铁电体电容器的衬底的热膨胀系数之差。
12.根据权利要求4至6中任一项所述的存储单元，其特征在于：
用于铁电体电容器的铁电体具有氧八面体结构，并且，与普通介质材料混合在一起，所述普通介质材料具有催化剂作用或者降低所述铁电体材料结晶温度的作用中的至少一种。
13.根据权利要求12所述的存储单元，其特征在于：具有氧八面体结构的铁电体为钙钛矿和铋层状结构氧化物或钨青铜结构材料中的至少一种；所述钙钛矿和铋层状结构氧化物以ABO3或者(Bi2O2)2+(Am-1BmO3m+1)2-表示，其中，A表示从包括Li、Na、K、Rb、Pb、Ca、Sr、Ba、Bi、La、以及Hf的组中选择的一种或大于等于二种的元素，B表示从包括Ru、Fe、Ti、Zr、Nb、Ta、V、W、以及Mo的组中选择的一种或大于等于二种的元素，m为小于等于5的自然数；所述钨青铜结构材料以A0.5BO3(正方体青铜结构)或A0.3BO3(六平面立方体青铜结构)表示，其中，A表示从包括Li、Na、K、Rb、Cs、Pb、Ca、Sr、Ba、Bi、以及La的组中选择的一种或大于等于二种的元素，B表示从包括Ru、Fe、Ti、Zr、Nb、Ta、V、W、以及Mo的组中选择的一种或大于等于二种的元素。
14.根据权利要求12至13中任一项所述的存储单元，其特征在于：
使用在小于等于3V的电场区域内漏泄电流密度为小于等于10-8A/cm2的铁电体材料。
CN200510007770.XA 2004-06-01 2005-02-17 存储单元及其制造方法 Pending CN1707795A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/858,498 2004-06-01
US10/858,498 US7187575B2 (en) 2003-04-14 2004-06-01 Memory device and its manufacturing method

Publications (1)

Publication Number Publication Date
CN1707795A true CN1707795A (zh) 2005-12-14

Family

ID=34936914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510007770.XA Pending CN1707795A (zh) 2004-06-01 2005-02-17 存储单元及其制造方法

Country Status (2)

Country Link
EP (1) EP1603164A3 (zh)
CN (1) CN1707795A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493140A (zh) * 2011-07-15 2014-01-01 松下电器产业株式会社 驱动半导体存储装置的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US5303182A (en) * 1991-11-08 1994-04-12 Rohm Co., Ltd. Nonvolatile semiconductor memory utilizing a ferroelectric film
JP3424427B2 (ja) * 1995-07-27 2003-07-07 ソニー株式会社 不揮発性半導体メモリ装置
US6140672A (en) * 1999-03-05 2000-10-31 Symetrix Corporation Ferroelectric field effect transistor having a gate electrode being electrically connected to the bottom electrode of a ferroelectric capacitor
WO2003010825A1 (en) * 2001-07-24 2003-02-06 Seiko Epson Corporation Transfer method, method of manufacturing thin film element, method of manufacturing integrated circuit, circuit substrate and method of manufacturing the circuit substrate, electro-optic device and method of manufacturing the electro-optic device, and ic card and electronic equipmen
DE10223505A1 (de) * 2002-05-27 2003-12-11 Infineon Technologies Ag Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
JP3791614B2 (ja) * 2002-10-24 2006-06-28 セイコーエプソン株式会社 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493140A (zh) * 2011-07-15 2014-01-01 松下电器产业株式会社 驱动半导体存储装置的方法

Also Published As

Publication number Publication date
EP1603164A2 (en) 2005-12-07
EP1603164A3 (en) 2007-01-03

Similar Documents

Publication Publication Date Title
CN1158708C (zh) 半导体集成电路及其制造方法
CN100337333C (zh) 非易失性触发器
JP4005270B2 (ja) 半導体装置の製造方法
CN1618123A (zh) 用于集成电路应用的镧系分层超晶格材料
CN1645617A (zh) 铁电体膜、铁电存储器、以及压电元件
CN1812128A (zh) 晶体管型铁电体存储器及其制造方法
CN1713388A (zh) 半导体器件及其制造方法、电子设备
CN1684260A (zh) 金属薄膜及其制造方法、电介质电容器及其制造方法及半导体装置
CN1269215C (zh) 铁电存储装置及其制造方法
KR100322220B1 (ko) 반도체 메모리 소자 및 그 제조 방법
CN1416173A (zh) 铁电电容器和半导体器件
JPH1126706A (ja) 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル
CN1744320A (zh) 半导体器件及其制造方法
CN1873926A (zh) 铁电体层的制造方法及电子设备的制造方法
CN1231973C (zh) 薄膜电容器及其制造方法
CN1426602A (zh) 强电介质存储装置
US7187575B2 (en) Memory device and its manufacturing method
CN1638093A (zh) 半导体器件的制造方法
CN1797771A (zh) 铁电膜、铁电膜的制造方法、铁电电容器、以及铁电存储器
CN1292931A (zh) 铁电电容器与半导体器件
CN101093795B (zh) 半导体器件的制造方法
CN1236987A (zh) 制造铁电集成电路的方法
US7368298B2 (en) Method of manufacturing ferroelectric semiconductor device
CN1707795A (zh) 存储单元及其制造方法
CN1542922A (zh) 强电介质膜、电容器及它们的制造方法及强电介质存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20051214