CN1706000A - 读取非挥发性内存单元的改良预先充电方法 - Google Patents

读取非挥发性内存单元的改良预先充电方法 Download PDF

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Abstract

一种检测存储于双位电介质内存单元(48)的阵列(40)内，第一双位电介质内存单元(49)的电荷存储区域(62)的电荷的方法，包含将与第一内存单元(49)的沟道区域(50)形成一源极接面的第一位线(201)，耦合至地线(68)。一高电压施加至第一内存单元(49)的栅极(60)与第二位线(202)，即第一位线(201)右侧的下一位线，且仅藉由沟道区域(50)与第一位线(201)分隔。隔绝第三位线(203)，即第二位线(202)右侧的下一位线，使得其电位仅受其与位于第三位线(203)相反侧的第二沟道区域(50)与第三沟道区域(50)间的接面所影响。一高电压施加至预先充电位线，位于第三位线(203)的右侧，并检测于第二位线(202)的电流，以决定第一内存单元(49)的源极位(62)的编程状态。

Description

读取非挥发性内存单元的改良预先充电方法
技术领域
本发明是关于快闪内存单元装置，且更具体地，是关于预先充电读取方法的改良，以读取先前存储于双位电介质内存单元的电介质内存单元结构的电荷。
背景技术
电子式可擦除可编程只读存储器(electrically erasableprogrammable read only memory，EEPROMs)的常见浮动栅极闪存类型，乃利用一内存单元，其特征为在结晶硅基板上设有由隧道氧化物(SiO2)、于隧道氧化物上的多晶硅浮动栅极、于浮动栅极上的层间电介质(典型地为氧化物、氮化物、氧化物堆栈)、及于层间电介质上的控制栅极所形成的垂直堆栈。于基板内，为位于垂直堆栈下的一沟道区域，及位于沟道区域相对侧的源极与漏极扩散区。
浮动栅极快闪内存单元，乃藉由引发沟道区域至浮动栅极的热电子注入，以于浮动栅极上产生一非挥发性负电荷。热电子注入可藉由施加一漏极对源极偏压，连同高控制栅极正电荷而达成。栅极电压反转沟道，同时漏极对源极偏压使电子加速朝向漏极。加速的电子获得5.0至6.0电子伏特的动能，该动能充份高于横越沟道区域与隧道氧化物间的Si-SiO2能量阻障所需的3.2电子伏特。当电子加速朝向漏极时，于控制栅极电场影响下，撞击晶格的这些电子重新导引朝向Si-SiO2接口，并获得足够能量以横越阻障。
一旦编程，浮动栅极上的负电荷横越半导体栅极，且具有增加场效应晶体管(FET)临界电压的效应，场效应晶体管的特征为具有源极区域、漏极区域、沟道区域、与控制栅极。于内存单元的读取时，可藉由以一预先决定控制栅极电压，检测源极与漏极间的电流强度，而检测内存单元的编程状态(例如，负电荷存储于栅极)，或未编程状态(例如，中性电荷存储于栅极)。最近已更加研发电介质内存单元结构。一种习知的电介质内存单元10a至10f阵列的截面图标的于图1中。每个电介质内存单元的特征为在结晶硅基板15之上具有由绝缘隧道层18、一电荷捕获电介质层22、一绝缘上氧化物层24，及一多晶硅控制栅极20所形成的垂直堆栈。每个多晶硅控制栅极20，可以为所有内存单元10a至10f上延伸的多晶硅字线的一部份，使得所有的控制栅极20a至20g皆电气耦合。
于基板15内，为与各内存单元10相关联位于垂直堆栈下的沟道区域12。多个位线扩散区26a至26g其中的一，将每个沟道区域12与相邻的沟道区域12分隔。位线扩散区26形成每个内存单元10的源极区域与漏极区域。此含有硅沟道区域22、隧道氧化物12、氮化物14、上氧化物16、与多晶硅控制栅极18的特定结构，通常称为SONOS装置。
与浮动栅极装置相似，SONOS内存单元10、乃藉由引发沟道区域12至氮化物层22的热电子注入，以于氮化物层22内的电荷捕获区内，产生一非挥发性负电荷而编程。再次，热电子注入可藉由施加一漏极对源极偏压，连同高正电压于控制栅极20而达成。于控制栅极20的高电压反转沟道区域12，同时漏极对源极偏压使电子加速朝向漏极区域。加速的电子获得5.0至6.0电子伏特的动能，该动能充份高于横越沟道区域12与隧道氧化物18间的Si-SiO2能量阻障所需的3.2电子伏特。当电子加速朝向漏极区域，于控制栅极电场影响下，撞击晶格的这些电子重新导引朝向Si-SiO2接口，并具有足够能量以横越阻障。因氮化物层将注入的电子存储于捕获区内，且除此的外为电介质，捕获的电子仍旧局限于靠近漏极区域的漏极电荷存储区域内。例如，一电荷可存储于内存单元10b的漏极位电荷存储区域16b。位线26b操作为源极区域，且位线26c操作为漏极区域。一高电压可施加至沟道区域20b与漏极区域26c，同时源极区域26b接地。
相似地，一源极对漏极偏压，可连同一高正电压施加于控制栅极，以将热电子注入靠近源极区域的源极电荷存储区域。例如，于栅极20b与源极区域26b具有高电压情形下，将漏极区域26c接地，则可用来将电子注入源极位电荷存储区域14。
就本身而言，SONOS装置可用于存储两位资料，每个于源极电荷存储区域14(称为源极位)与电荷存储区域16(称为漏极位)。
由于存储于存储区域14的电荷，仅增加存储区域14下的沟道区域12部分的临界电压，且存储于存储区域16的电荷，仅增加存储区域16下的沟道区域16部分的临界电压，故每个源极位与漏极位，可藉由检测每个存储区域14与存储区域16间的沟道区域12的沟道反转，而单独地读取。欲读取漏极位，漏极区域乃接地，同时一电压施加至源极区域，且一稍高电压施加至栅极20。如此，靠近源极/沟道接面(junction)的沟道区域12的部分将不会反转(因栅极20电压相对于源极区域电压，不足以反转沟道)，且于漏极/沟道接面的电流，可用于检测由于漏极位的编程状态，所造成的临界电压改变。
相似地，欲读取源极位，源极区域乃接地，同时一电压施加至漏极区域，且一稍高电压施加至栅极20。如此，靠近漏极/沟道接面的沟道区域12的部分将不会反转，且于源极/沟道接面的电流，可用于检测由于源极位的编程状态，所造成的临界电压改变。
于典型闪存阵列，其中多个内存单元的每一个，与相邻内存单元共享一共同字线的结构，于读取每个内存单元时产生问题。例如，当读取位14b时，位线26b乃接地，同时一电压施加至位线26c与栅极20b。于位线26c的电流(表示由接地的位线26b，经由沟道区域12b所吸引的电子)用于检测内存单元10b的临界电压，以决定源极位14b的编程状态。
一问题为，因栅极20b藉由与栅极20c至20f相同的字线耦合，栅极20c亦偏压于高。就本身而言，电流亦可能经由内存单元20c流入位线26c，从而造成位14b的不正确读取。为避免此一电流，一预先充电偏压典型地施加至位线26d。然而，即使于位线26c与位线26d间的一微小电压差，亦可能造成电流与不正确地读取。
故需要一种读取双位电介质内存单元的改良方法，而无现有方法的缺点。
发明内容
本发明的第一目的，在于提供一种检测存储于双位电介质内存单元阵列内，第一双位电介质内存单元的源极电荷存储区域内电荷的方法。该方法包含将第一位线接地，该第一位线与第一内存单元的沟道区域，形成源极接面。沟道区域位于第一位线的右侧。一高电压施加至第二位线，该第二位线与沟道区域形成漏极接口，且位于沟道区域的右侧，并仅由该沟道区域而与第一位线分隔。一高电压施加至第一内存单元的栅极。第三位线，即第二位线右侧的下一位线，乃加以隔绝，使得其电位，仅受其与第三位线相对侧的第二沟道区域与第三沟道区域的接面所影响。一高电压施加至预先充电位线，即为第三位线的右侧，且于第二位线检测电流。
于第一具体实施例，预先充电位线可为第四位线，即为第三位线右侧的下一位线，且仅藉由第三沟道区域与第三位线分隔。
本方法亦包含施加一高电压至第二预先充电位线，第二预先充电位线为第五位线，即为第四位线右侧的下一位线，且仅藉由第四沟道区域与第四位线分隔。
于第二具体实施例，预先充电位线可为第五位线。本方法包含将第四位线隔绝，即为第三位线右侧的下一位线，使得其电位，仅受其与位于第四位线相对侧的第三沟道区域与第四沟道区域的接面所影响。第五位线可为第四位线右侧的下一位线，且仅藉由第四沟道区域与第四位线分隔。
于此具体实施例，本方法进一步包含施加一高电压至第二预先充电位线，该第二预先充电位线为第六位线，即为第五位线右侧的下一位。
本发明的第二目的，亦提供一种检测存储于双位电介质内存单元矩阵内，与第一位线相邻的电荷存储区域的电荷方法。该方法包含施加相对于第一位线的一正电压偏压至第二位线。第二位线仅藉由，位于电荷存储区域下的第一沟道区域，与第一位线分隔。相对于第一位线的一正电压偏压施加至一字线。字线位于第一沟道区域上。相对于第二位线的一中性电压偏压施加至预先充电位线。预先充电位线可藉由i)与第二位线相邻的第二沟道区域；ii)与第二沟道区域相邻的第三位线；及iii)与第三位线相邻的第三沟道区域，而与第二位线分隔。可隔绝第三位线，使得其电位，仅受其与每个第二沟道区域与第三沟道区域的接面影响。于第二位线检测电流，以决定电荷存储区域的编程状态。
本方法进一步包含施加相对于第二位线的一中性电压偏压，至第二预先充电位线。第二预先充电位线可藉由i)与第二位线相邻的第二沟道区域；ii)与第二沟道区域相邻的第三位线；iii)与第三位线相邻的第三沟道区域；iv)预先充电位线；及v)与预先充电位线相邻的第四沟道区域，而与第二位线分隔。
于本发明第二型态的另一具体实施例，预先充电位线可藉由i)与第二位线相邻的第二沟道区域；ii)与第二沟道区域相邻的第三位线；iii)与第三位线相邻的第三沟道区域；iv)与第三沟道区域相邻的第四位线；及v)与第四位线相邻的第四沟道区域，而与第二位线分隔。于此一具体实施例，本方法可进一步包含将第四位线隔绝，使得其电位仅受其与每个第三沟道区域与第四沟道区域的接面所影响。
另一具体实施例方法进一步包含，施加相对于第二位线的一中性电压偏压至第二预先充电位线。第二预先充电位线可藉由i)与第二位线相邻的第二沟道区域；ii)与第二沟道区域相邻的第三位线；iii)与第三位线相邻的第三沟道区域；iv)与第三沟道区域相邻的第四位线；v)与第四位线相邻的第四沟道区域；vi)预先充电位线；及vii)与预先充电位线相邻的第五沟道区域，而与第二位线分隔。
本发明的第三目的，在于提供一双位电介质内存单元阵列。该阵列包含第一位线，及位于第一位线右侧的第二位线，每个为第一传导性半导体。具有相反传导性半导体的第一沟道区域，置于第一位线与第二位线间，并与每个第一位线与第二位线形成一接面。一电荷存储层置于第一沟道区域上，且藉由第一绝缘阻障而与第一沟道区域分隔。一栅极置于电荷存储层上，且藉由第二绝缘阻障而与电荷存储层分隔。具有第一传导性半导体的第二沟道区域，置于第二位线的右侧，并与第二位线形成一接面，具有第一传导性半导体的第三位线，置于第二沟道区域的右侧，并与第二沟道区域形成一接面，具有相反传导性半导体的第三沟道区域，置于第三位线的右侧，并与第三位线形成一接面，且具有第一传导性半导体的预先充电位线，位于第三沟道区域的右侧。一字线控制电路，操作为耦合一高电压至栅极，且一位线控制电路操作为：i)将第一位线耦合至地线；ii)将一高电压耦合至第二位线；iii)隔绝第三位线，使得其电位仅受，其与第二沟道区域与第三沟道区域的接面所影响；及iv)将一高电压耦合至预先充电位线。一电流传感器电路藉由检测第二位线的电流，检测存储于电荷存储层的电荷状态。
于本发明第三目的的第一具体实施例，预先充电位线可为第四位线，其与第三沟道区域形成一接面，且仅藉由第三沟道区域与第三位线分隔。与第一具体实施例一致，该阵列进一步包含：i)具有相反传导性半导体的第四沟道区域，且置于第四位线的右侧，并与第四位线形成一接面；及ii)具有第一传导性半导体的第二预先充电位线，该第二预先充电位线为第五位线，即位于第四沟道区域的右侧，并与第四沟道区域形成一接面。位线控制电路可进一步提供施加一高电压至第二预先充电位线。
于本发明第三目的的第二具体实施例，该阵列进一步包含：i)具有第一传导性半导体的第四位线，且置于第三沟道区域的右侧，并与第三沟道区域形成一接面；及ii)具有相反传导性半导体的第四沟道区域，且置于第四位线的右侧，并与第四位线形成一接面。预先充电位线为第五位线，即位于第四位线右侧，且仅藉由第四沟道区域与第四位线分隔。且位线控制电路可进一步提供隔绝第四位线，使得其电位仅受其与第三沟道区域与第四沟道区域的接面所影响。
此外，该阵列可包含：i)具有相反传导性半导体的第五沟道区域，且置于第五位线的右侧，并与第五位线形成一接面；及ii)具有第一传导性半导体的第二预先充电位线，且为第六位线，且位于第五沟道区域右侧，并与第五沟道区域形成一接面。位线控制电路可进一步提供施加一高电压至第二预先充电位线。
于本发明第三目的的第四具体实施例，一电压控制电路可提供：i)施加相对于第一位线的一正电压偏压至第二位线；ii)施加相对于第一位线的一正电压偏压至字线；iii)施加相对于第二位线的一中性电压偏压至预先充电位线；及iv)隔绝第三位线，使得其电位仅受其与每个第二沟道区域与第三沟道区域的接面所影响。
为更加了解本发明与其它及进一步目的，兹参考下列说明，并连同伴随附图，且其范畴将于所附权利要求中指出。
附图说明
图1为先前技术已知的电介质内存单元阵列的概要截面附图；
图2为根据本发明一具体实施例的电介质内存单元阵列的概要方块附图；
图3为图2的电介质内存单元阵列的概要截面附图；
图4a图为表示阵列控制电路示范操作的一状态机附图；及
图4b为一表格，表示根据本发明的阵列控制电路的示范操作具体
实施例。
具体实施方式
现在将参考附图，详细描述本发明。于各附图中，相同参考数字用于表示相同组件。此外，附图未依比例绘制，且一些细微结构的大小，乃因清晰显示目的，故意绘制较大。
图2以方块图形式，显示双位电介质内存单元阵列40的一示范具体实施例。阵列40包含制造于一结晶半导体基板上的多个双位电介质内存单元48、一阵列控制电路62、及一电流感测电路66。双位电介质内存单元48的阵列安排为矩阵形式，具有在基板42内的多晶硅字线210至213的水平列，及位线扩散区200至205与沟道区域50交替的垂直行。于一行内的每个内存单元48，与该行内的其它内存单元48，共享相同沟道区域50，及与沟道区域相邻的两位线。一列内的每个内存单元48，与该列内的其它内存单元48，共享相同字线72。
不参考共享一共同字线211的一列双位电介质内存单元的截面附图，如图3与图2中所示。需了解多晶硅字线211，用以于该列每个内存单元48上结构以形成一控制栅极60。位线扩散区200至206具有与沟道区域50相反的半导体传导性，使得位线扩散区200至206对于该行的每个内存单元，形成一源极区域与一漏极区域。于n-mos装置的范例，沟道区域50为n型半导体，例如稍微植入电子施体杂质，例如砷的结晶硅，且位线扩散区200至206为p型半导体，例如植入电洞施体杂质，例如硼的结晶硅。
沟道区域50上为第一绝缘阻障或隧道层54，其可包含二氧化硅。隧道层54的厚度约于50至150埃范围。具有较窄厚度区域的具体实施例，包含隧道层54厚度约于60至90埃范围，甚至更窄，隧道层54厚度约于70至80埃范围。
隧道层上为电荷捕获层56，其包含源极电荷捕获区域或源极位62，与漏极电荷捕获区域或漏极位64，每个存储一中性电荷，表示未编程状态，或一负电荷，表示编程状态。电荷捕获层56可包含具有适当电荷捕获特性的氮化物化合物，且厚度约为20至100埃量级。于示范具体实施例，氮化物化合物可由Si2N4、Si3N4与SiOxN4构成的群组中选择。
电荷捕获层56上为上电介质层58。上电介质层58可为二氧化硅，或可为介电常数大于二氧化硅的材料(例如，高K材料)。于一较佳具体实施例，高K材料可由Al2O3、HfSixOy、HfO2、ZrO2、与ZrXiXOy与其它具有相似高介电常数的其它材料群组中选择。若上电介质层58为二氧化硅，层58厚度可为60至100埃。或者，若上电介质层58为高K材料，其电子厚度可为60至100埃，且其实体厚度约可于70至130埃范围内。具有较窄厚度区域的一具体实施例，包含厚度约于80至120埃范围内的上电介质层58，且甚至更窄，为厚度约90至100埃的上电介质层58。
上电介质层58之上为字线211，于一列内每个内存单元48上形成栅极60。于示范具体实施例，栅极60可包含厚度约为4,000埃的多晶硅。字线211耦合至字线控制电路46。
阵列控制电路包含一字线控制电路46、一位线控制电路44、一电压分配器电路64、至操作电源(Vcc)70的一耦合、与至地线68的一耦合。于操作时，阵列控制电路62操作为选择性地耦合每个字线210至213，与每个位线200至205，至由电压分配器64所提供的一电压，或接地(或将字线210至213或位线200至205，与所有电压源和地线隔绝，使得电位仅受阵列40的其它结构的电子交互作用所影响)。该耦合为使得阵列40内的每个源极电荷捕获区域62，与每个漏极电荷捕获区域64皆可擦除，选择性地编程，与选择性地读取。阵列控制电路62亦可操作为将选择的位线(例如位线202)，耦合至电流传感器66，而得以测量选择的位线202的电流，以指示一行内存单元内，内存单元48选择的源极电荷捕获区域62，或漏极电荷捕获区域64的编程状态，其中此选择的位线202为源极或漏极。
电流传感器66可利用已知电路，以感测藉由位线控制电路44，耦合至电流传感器66的选择位线202上电流。感测的电流表示所选择的源极电荷捕获区域62，或漏极电荷捕获区域64其中的一的编程状态，当可施加电位藉由阵列控制电路62，耦合至可施加字线与位线，以读取选择的电荷捕获区域，如此处所更详细描述。
阵列控制电路
现在连同图2与图3说明第4a图，阵列控制电路62操作于三种状态：编程状态76，其中电荷选择性地存储于选择的其中的一内存单元48(例如选择的内存单元49)的源极电荷捕获区域62或漏极电荷捕获区域64；读取状态78，其中存储的电荷由选择的其中的一内存单元48的源极电荷捕获区域62，或漏极电荷捕获区域62中检测，以重现最初存储于此一电荷捕获区域的资料；及擦除状态78，其中存储于一个或多个内存单元48内，电荷捕获区域62与64的电荷，于编程状态76再编程前移除。
当于编程状态76，源极电荷捕获区域62，藉由使用热电子注入技术，将电子注入源极电荷捕获区域62而编程。更具体地，阵列控制电路62将位线200至206与字线210至213耦合至各种电位(例如，由电压分配器64与地线68所提供)，当施加一高电压至控制栅极60时，施加一高源极对漏极偏压。例如，对于选择的内存单元49，此可藉由位线控制电路44，将表示选择的内存单元49的漏极区域的位线202，耦合至地线68，并将表示选择的内存单元49的源极区域的位线201，耦合至来自电压分配器64的约5伏特电压源而达成。同时，字线控制电路46将表示选择的内存单元49的控制栅极60的字线211，耦合至来自电压分配器64的约10伏特电压源。于控制栅极60的电压将选择的内存单元49的沟道区域50反转，同时高源极对漏极偏压，将电子由漏极区域位线202吸引并加速，进入朝向源极区域位线201的沟道区域50。
电子获得的4.5电子伏特至5电子伏特动能，高于克服沟道区域50/隧道层54接口的3.1电子伏特至3.5电子伏特能量阻障，且当电子加速朝向源极区域201时，由控制栅极60上的高电压产生的电场，改变电子朝向源极电荷捕获区域62。横越接口进入源极电荷捕获区域62的这些电子，仍旧限制于电荷捕获层56内，以作为稍后读取。
相似地，藉由使用热电子注入技术，将电子注入漏极电荷捕获区域64，而编程漏极电荷捕获区域64。更具体地，阵列控制电路62将位线200至206与字线210至213耦合至各种电位(例如由电压分配器64与地线68所提供)，当施加一高电压至控制栅极60时，施加一高漏极对源极偏压。例如，再次对于选择的内存单元49，此可藉由位线控制电路44，将表示选择的内存单元49的源极区域的位线201，耦合至地线68，且位线控制电路44，将表示选择的内存单元49的漏极区域的位线202，耦合至来自电压分配器64的约5伏特电压源而达成。同时，字线控制电路46，将表示选择的内存单元49的控制栅极60的字线211，耦合至来自电压分配器64的约10伏特电压源。于控制栅极60的电压将沟道区域50反转，同时高漏极对源极偏压，将电子由源极区域位线201，吸引并加速进入朝向漏极区域位线202的沟道区域50。
再次，电子获得的4.5电子伏特至5电子伏特动能，充份高于克服沟道区域52/隧道层54接口的3.1电子伏特至3.5电子伏特能量阻障，且当电子加速朝向漏极区域52时，由控制栅极60上的高电压产生的电场，改变电子朝向漏极电荷捕获区域64。
当于擦除状态74，阵列控制电路可将可应用的位线200至206与字线210至213，耦合至可施加电位，使得多个内存单元48的源极电荷捕获区域62与漏极电荷捕获区域64，使用热电洞注入技术，或藉由将电子由电荷捕获层56穿隧至栅极60而擦除。此两技术于本技术皆为已知。
当于读取状态78，检测于选择的源极电荷捕获区域62或漏极电荷捕获区域64中，出现的捕获电子(例如，负电荷表示编程状态)。可知于源极电荷捕获区域62或漏极电荷捕获区域64出现捕获电子，将影响此一电荷捕获区域下的沟道区域50内的消耗。就本身而言，于源极电荷捕获区域62或漏极电荷捕获区域64出现捕获电子，影响场效应晶体管(FET)的临界电压，其特征为控制栅极60、位线扩散区200至206作为一源极区域、且位线扩散区200至206作为一漏极区域。因此，可读取双位内存单元48的每位，或更具体地，存储于每个源极电荷捕获区域62与漏极电荷捕获区域64的出现电子，可藉由FET的操作而检测。
尤其，存储于选择的内存单元49的源极电荷捕获区域62的出现电子，可藉由施加一正电压至控制栅极60，及一较小正电压至作为漏极区域的位线202，同时作为源极区域的位线201耦合至地线68，而予检测。接着测量作为漏极区域的位线202的电流。假设于测量时具有适当电压与临界值(并假设与选择的内存单元49相同列内，无来自相邻内存单元48的电流泄漏，并假设与选择的内存单元49相同行内，无来自内存单元48的电流泄漏)，若有电子捕获于源极电荷捕获区域62内，则于构成漏极区域的位2202，将测量不到电流(或至少无高于临界值的电流)。否则，若源极电荷捕获区域62为电中性(例如，无捕获电荷)，接着将有一可测量电流，流入作为漏极区域的位线。相似地，存储于漏极电荷捕获区域64内的表现电子，可藉由相同方法检测，且仅相反作为源极区域的位线202，与作为漏极区域的位线。
可知来自与选择的内存单元49相同列相邻内存单元48的电流泄漏，可能影响正确读取。第4b图的表格表示出现来自相邻内存单元48的可能电流泄漏时，对于读取源极电荷捕获区域62，阵列控制电路62操作的四个示范具体实施例80、82、84与86。相同具体实施例可用于读取漏极电荷捕获区域64，乃根据上述，藉由反转施加至每个表示源极区域与漏极区域的位线的电位。
连同图3参照第4b图的表格，示范具体实施例80包含字线控制电路46，将与欲读取的选择内存单元49相关的字线211，耦合至来自电压分配器64的约10伏特的栅极电压源，同时将相邻字线210与212耦合至地线68。位线控制电路44将含有欲读取的选择内存单元4的源极区域的位线201，耦合至地线68。位线控制电路44，进一步将含有欲读取的选择内存单元49的漏极区域的位线202，耦合至来自电压分配器64的一高电压源，其为大于接地，且小于或等于栅极电压的一正电压(例如，漏极位线202对于栅极60的电压具有中性偏压，且对于源极位线201具有正偏压，同时栅极60对于源极位线201具有正偏压)。例如，若欲读取选择内存单元49的源极位62，则位线控制电路将位线201耦合至地线68，且将位线202耦合至高电压。
于读取选择内存单元49的源极位62的范例，位线控制电路44将漏极位线右侧的下一位线(例如位线203)隔绝，使得其电位浮动，同时仅受其与位线203相反侧的每个沟道区域50的接面所影响。
位线控制电路将位线203右侧的下一位线(例如，位线204)，耦合至高电压源，使得其对于控制栅极60上的电压为中性偏压，且相对于源极位线201为正偏压。因为位线204耦合至高电压源，故其可称为预先充电位线。
示范具体实施例82包含字线控制电路46，将与欲读取的选择内存单元49相关的字线211，耦合至来自电压分配器64的栅极电压，同时将相邻字线210与212耦合至地线68。位线控制电路44将含有选择内存单元49的源极区域的位线201，耦合至地线68，并将含有选择内存单元49的漏极区域的位线202，耦合至来自电压分配器64的高电压。
位线控制电路44将漏极位线202右侧的下一位线(例如，隔绝位线203)隔绝，使得其电位浮动，同时仅受其与位线203相反侧的每个沟道区域50接面所影响。
位线控制电路44将浮动位线203右侧下两个位线(例如204与205)，耦合至高电压源，使得这些预先充电位线，相对于控制栅极60电压为中性偏压，且相对于源极位线201的电压为正偏压。
示范具体实施例84包含字线控制电路46，将与欲读取的选择内存单元49相关的字线211，耦合至来自电压分配器64的栅极电压，同时将相邻字线210与212耦合至地线68。位线控制电路44将含有选择内存单元49的源极区域的位线201，耦合至地线68，并将含有选择内存单元49的漏极区域的位线202，耦合至来自电压分配器64的高电压。
位线控制电路44，将漏极位线右侧的下两位线隔绝(例如，隔绝位线203与204)，使得其每个电位浮动，同时仅受其与相反侧每一沟道区域50的接面所影响。
位线控制电路，将两浮动位线203与204右侧的下一位线(例如205)，耦合至高电压源，使得此预先充电位线相对于控制栅极60的电压为中性偏压，且相对于源极位线201的电压为高偏压。
示范具体实施例86包含字线控制电路46，将欲读取的选择内存单元49相关的字线211，耦合至来自电压分配器64的栅极电压源，同时将相邻字线210与212耦合至地线。位线控制电路44，将含有选择内存单元49的源极区域的位线201，耦合至地线，并将含有选择内存单元49的漏极区域的位线202，耦合至来自电压分配器64的高电压源。
位线控制电路44，将漏极位线右侧的下两位线隔绝(例如，隔绝位线203与204)，使得其每个电位浮动，同时仅受其与相反侧每个沟道区域50的接面所影响。
位线控制电路，将浮动位线203与204右侧的下两位线(例如205与206)，耦合至高电压源，使得这些预先充电位线相对于控制栅极60的电压为中性偏压，且相对于源极位线201的电压为高偏压。
总结上述，考虑到来自相邻内存单元的可能电流泄漏，本发明的由双位电介质内存单元读取资料的方法，乃提供更正确的读取。虽然本发明以某些较佳具体实施例显示与描述，但是熟知此项技术的人上可知，于阅读与了解本说明书后，可产生均等物与修改。例如，虽然阵列的内存单元，实质地以形成于硅基板上的平面结构显示，但是可了解本发明可应用于平面、鳍状、和其它电介质内存单元结构，其可形成于适当半导体基板上，例如包含大型硅半导体基板，绝缘层上覆硅(SOI)半导体基板，蓝宝石上覆硅(SOS)半导体基板，及由本技术已知的其它材料形成的半导体基板。本发明包含所有此类均等物与修改，且仅由下列权利要求的范围所限制。

Claims (10)

1.一种检测存储于一双位电介质内存单元48的阵列40内，第一双位电介质内存单元49的一源极电荷存储区域62的电荷的方法，该方法包含：
将与该第一内存单元49的一沟道区域50形成源极接面的第一位线201接地，该沟道区域50位于该第一位线201的右侧；
施加一高电压至该第一内存单元49的一栅极60；
施加一高电压至与该沟道区域50形成漏极接面的第二位线202，该第二位线202位于该第一位线201的右侧，且位于该沟道区域50的右侧；
隔绝第三位线203，使得其电位仅受其与第二沟道区域50与第三沟道区域50的接面所影响；
该第三位线203位于该第二位线202的右侧，且仅由位于其中的该第二沟道区域50与该第二位线202分隔；
该第三沟道区域50位于该第三位线203的右侧；
施加一高电压至一预先充电位线，该预先充电位线位于该第三位线203的右侧；以及
检测于该第二位线202的电流。
2.如权利要求1所述的方法，其中该预先充电位线为第四位线204，即该第三位线203右侧的该下一位线，且仅由位于其中的该第三沟道区域50与该第三位线203分隔。
3.如权利要求2所述的方法，进一步包含施加一高电压至第二预先充电位线，该第二预先充电位线为第五位线205，即该第四位线204右侧的该下一位线，且仅由位于其中的第四沟道区域50与该第四位线204分隔。
4.如权利要求1所述的方法，进一步包含：
隔绝一第四位线204，即该第三位线203右侧的该下一位线，使得其电位仅受其与位于该第四位线204相对侧的该第三沟道区域50与第四沟道区域50的接面所影响；以及
其中该预先充电位线为第五位线204，即该第四位线204右侧的该下一位线，且仅由位于其中的该第四沟道区域50与该第四位线204分隔。
5.如权利要求4所述的方法，进一步包含施加一高电压至第二预先充电位线，该第二预先充电位线为第六位线206，即该第五位线205右侧的该下一位线，且仅由位于其中的第五沟道区域50与该第五位线205分隔。
6.一种双位电介质内存单元48的阵列40，该阵列40包含：
具有第一传导性半导体的第一位线201；
具有相反传导性半导体的第一沟道区域50，该第一沟道区域50与该第一位线201形成一接面；
位于该第一沟道区域50上的一电荷存储层56，且藉由第一绝缘阻障54与该第一沟道区域50分隔；
位于该电荷存储层56上形成一栅极60的字线211，且藉由第二绝缘阻障58与该电荷存储层56分隔；
具有该第一传导性半导体的第二位线202，位于该沟道区域50的右侧，并与该沟道区域50形成一接面；
具有该第一传导性半导体的第二沟道区域50，位于该第二位线202的右侧，并与该第二位线202形成一接面；
具有该第一传导性半导体的第三位线203，位于该第二沟道区域50的右侧，并与该第二沟道区域50形成一接面；
具有该相反传导性半导体的第三沟道区域50，位于该第三位线203的右侧，并与该第三位线203形成一接面；
具有该第一传导性半导体的一预先充电位线，并置于该第三沟道区域203的右侧；
一字线控制电路46，以施加一高电压至该栅极60；
一位线控制电路44，用以：
将该第一位线201耦合至地线68；
施加一高电压至该第二位线202；
隔绝该第三位线203，使得其电位仅受其与该第二沟道区域50与该第三沟道区域50的接面所影响；
施加一高电压至该预先充电位线；以及
一电流传感器电路66，以藉由检测于该第二位线202的电流，检测存储于该电荷存储层56的电荷的该状态。
7.如权利要求6所述的内存单元48的阵列40，其中该预先充电位线为第四位线204，与该第三沟道区域50形成一接面，且仅由该第三沟道区域50与该第三位线203分隔。
8.如权利要求7所述的内存单元48的阵列40，进一步包含：
具有该相反传导性半导体的第四沟道区域50，位于该第四位线204的右侧，并与该第四位线204形成一接面；
具有该第一传导性半导体的第二预先充电位线，该第二预先充电位线为第五位线305，位于该第四沟道区域50的右侧，并与该第四沟道区域50形成一接面；且其中
该位线控制电路44进一步提供，施加一高电压至该第二预先充电位线。
9.如权利要求6所述的内存单元48的阵列40：
进一步包含：
具有该第一传导性半导体的第四位线204，位于该第三沟道区域50的右侧，并与该第三沟道区域50形成一接面；
具有该相反传导性半导体的第四沟道区域50，位于该第四位线204的右侧，并与该第四位线204形成一接面；
其中：
该预先充电位线为第五位线205，位于该第四位线204的右侧，且仅由该第四沟道区域50与该第四位线204分隔；
该位线控制电路进一步提供，隔绝该第四位线204，使得其电位仅受其与该第三沟道区域50与该第四沟道区域50的接面所影响。
10.如权利要求9所述的内存单元48的阵列40，进一步包含：
具有该相反传导性半导体的第五沟道区域50，位于该第五位线205的右侧，并与该第五位线205形成一接面；
具有该第一传导性半导体的第二预先充电位线，且为第六位线206，位于该第五沟道区域50的右侧，并与该第五沟道区域50形成一接面；及其中
该位线控制电路进一步提供，施加一高电压至该第二预先充电位线。
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