CN1695199A - 在高速dram中设置和补偿读取等待时间的方法和设备 - Google Patents

在高速dram中设置和补偿读取等待时间的方法和设备 Download PDF

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Abstract

一种用于协调从外部时钟信号推导出的内部时钟信号的可变定时，以保证读出数据和用于锁存到达该数据锁存器的读出数据的读取时钟同步并具有具体读取等待时间的设备和方法。在一个延迟锁定环电路(120)中从外部时钟信号(116)产生读取时钟(129)，并且将响应于一个读取命令(112)而产生的一个起始信号(118)通过一个从属于延迟锁定环(120)的延迟电路(132)传递，以便读取时钟信号(129)和一个延迟的起始信号(174)经受相同的内部定时变化。因此，延迟的起始信号(174)用于通过读取时钟信号(129)来控制读出数据的输出。

Description

在高速DRAM中设置和补偿读取等待时间的方法和设备
                         发明领域
本发明涉及一种DRAM电路，并更具体而言涉及一种用于保证利用正确的读取等待时间从一个高速DRAM输出正确数据的电路和方法。
                         发明背景
一个典型的DRAM存储器***具有一个产生DRAM存储器设备读写请求的外部DRAM控制器。当产生一个读取请求时，所述控制器期望利用在控制器产生一个读取请求之后的一个预定的读取等待时间在一条数据总线上获得该存储器设备内的数据，该等待时间通常是预定数量的外部***时钟周期、例如八个外部时钟周期。在内部，该DRAM存储器设备具有其自己的时钟***，所述时钟***接收外部时钟信号并从该外部时钟产生若干不同的用于所述存储器设备内部操作的内部时钟信号。
一种已知的高速存储器设备的内部时钟***至少产生两个时钟域。第一个时钟域表示大量逻辑电路中使用的并用于驱动存储器阵列核(core)的定时。用于第一域的定时从被缓冲的外部自由运行***时钟而产生。与外部时钟有关的第一域中的所述时钟信号的相位取决于一个时钟接收机和时钟树延迟。也从所述外部***时钟中推导出的第二域表示后退定时的(back-timed)读取时钟的定时。该时钟域通过一个延迟锁定环(DLL)产生。该第二时钟域产生一个用于操作数据读取锁存器的读取时钟。所述读取时钟被提供给一个与外部***时钟具有期望的相位关系的读取锁存器。所述第二时钟域补偿数据输出(Do)通路中的延迟，以产生一个读取时钟信号，该信号操作输出数据锁存器以获得一个与所述外部***时钟对准的特定相位。这两个时钟域中的每一个都没有真实、精确地反映了外部***时钟的定时，特别是在高频率操作时，并且这两个域中的时钟信号的定时可以在存储器设备工作期间由于进程、电压和温度(PVT)变化而相互交叉。这可能产生一个问题，即负责用于向一个输出锁存器传送读出数据的一个时钟域可能导致该数据被在一个不同于用于锁存所述数据的后退定时的读取时钟在锁存器中的时间的时间传送。
为了满足一个具体的读取等待时间，所述存储器设备必须能够在接收一个READ命令之后计数时钟信号，并在有必要产生具体读取等待时间的精确时间，利用所述后退定时的读取时钟来激活输出锁存器以锁存输出数据。当第一和第二时钟域保持相互交叉时，这将是困难的。
由于读取时钟后退定时的量相对于数据可用性变得不确定，因此控制所述读取时钟并保证正确的数据输出和如在外部时钟周期中测量的具体的读取等待时间是非常困难的。
                         发明概述
本发明提供了一种用于补偿与数据流有关的读取时钟后退定时量中的不确定性和变化的方法和设备，以便在正如在外部时钟周期中测量的具体读取等待时间获得一个正确的数据输出。
在本发明中，从所述外部***时钟域传送一个起始信号给所述内部读取时钟域，以便该起始信号和所述读取时钟具有固定的定时关系。所述起始信号跟踪读取时钟定时中的任何变化，并且用于保证在存储器设备输出时正确地同步来自一个存储器阵列的读取数据以及一个读取时钟。
当接收到一个READ命令时通过一个命令解码器产生所述起始信号，并通过一条延迟线传递该信号，该延迟线从属于用于使读取时钟后退定时的延迟锁定环(DLL)延迟线。在通过从属的延迟线传递所述起始信号之后，该信号将和读取时钟具有相对于外部时钟来说相同的相位以及后退定时。
一个计数器预加载有模式寄存器和偏置寄存器所提供的一个值。该值表示在通过所述DLL、时钟树、输出锁存器以及输出驱动器提供一个读取时钟信号时，一个想要的读取等待时间减去一个测量的延迟。在接收到所述起始信号之后，该计数器将使用读取时钟计数到一个具体的值。预加载到该计数器中的实际计数值还可以被偏移一个和多个计数值，以考虑到存储器设备内部的解码或其他各种延迟。当所述计数器到达该具体值时，它运行所述输出电路，该电路接收读出数据和读取时钟以同步锁存该读出数据并利用具体的读取等待时间输出读出数据。
因此，即使读取时钟输出的后退定时变化并交叉一个时钟周期范围，那么所述起始信号也将随之移动，并保持数据操作和读取时钟同步。
通过以下结合附图所给出的本发明示意性实施例的详细描述，本发明的上述和其他特征和优点将变得更加显而易见。
                      附图简述
图1是应用本发明的存储器设备的第一实施例的方框图；
图2示出了在初始化过程中所使用的附加电路的第一实施例的方框图；
图3是在本发明的第二实施例中对图1电路部分进行修改的方框图；和
图4是描述在一个处理器***内实现的图1和2的存储器设备的方框图。
                          发明详述
本发明通过向正确定时到后退定时的读取时钟的输出锁存器传送数据，补偿了DRAM中读取时钟后退定时量的不确定性和变化，以保证以具体的读取等待时间将正确的数据传送给数据总线。
图1示例了作为存储器设备100一部分的本发明第一实施例的可操作部分。一种外部存储器控制器160在外部时钟线116上向存储器设备100提供一个外部***时钟XWCLK以及在命令/地址总线112上向其提供命令和地址信号。在图1中通过所述总线的一条数据线108所表示的一条多位数据总线上交换控制器160和存储器设备100之间的存储器阵列数据。由于本发明特别针对发生在存储器设备100内部的读取操作的定时，因此将数据线108示为通过一条数据管道104从一个存储器阵列170传送所选读出数据到一个读取锁存器124、再到线路驱动器126、最后到线路108并且直到存储器控制器160中。数据管道104包括一个用于将并行传送的阵列数据转换成串行数据以传送到DQ通路108的并串行转换器。
存储器设备100还包括一个用于缓冲外部***时钟XWCLK的时钟缓冲器117、一个用于缓冲在命令和地址总线112上出现的命令和地址信号的命令/地址缓冲器119、以及一个用于解码来自存储器控制器160的输入命令的命令(CMD)解码器121。使用由解码器121所解码的一个解码的READ命令来初始化存储器阵列170上的读取操作，并通过将图1中描述为读取逻辑123的存储器设备100的控制逻辑来初始化一个读取操作，该读取逻辑操作存储器阵列170来从控制器160所规定的一个或多个存储器地址中读出数据，其中所述地址由地址解码器125进行解码。所述读取逻辑由一个被缓冲的外部***时钟信号XWCLK驱动。
被缓冲的外部时钟还可以应用到所述命令(CMD)解码器和地址解码器以正确地从存储器控制器160中读入命令和地址数据。所缓冲的外部时钟还可以应用于一个与时钟树127组合的延迟锁定环120，并为存储器设备100产生附加的内部计时信号，其中的一个信号是线129上的读取时钟信号。正如以上所讨论的，通过输出通路中的延迟来使延迟锁定环120和时钟树127所产生的读取时钟后退定时。选择所述读取时钟信号的特定边缘来驱动该输出读取锁存器124以获得一个用于从阵列170中读取的特定数据的具体读取等待时间。
为了保证读出数据和读取时钟信号以正确的定时关系到达读取锁存器124，尽管存在PVT或其他定时变化，也要应用一个读取起始信号。当解码一个READ命令时，通过命令解码器121在线路118上发出所述读取起始信号。所述读取起始信号被应用于从属于延迟锁定环120的定时的从属延迟电路132。从属延迟132的输出被应用于一个时钟树模型133，该模型可以调整为通过来自时钟树127的读取时钟所经历的重复延迟。因此，通知由DLL120产生的在线路129上的读取时钟信号的任何定时变化还可以通知读取起始信号174。结果，所述读取起始信号经受了相同的PVT或其他定时变化，其中线路129上的所述读取时钟信号经历了这种变化，并且所述读取起始信号还被后退定时与线路129上的读取时钟信号相同的量，以用于输出通路延迟。从时钟树模型133中输出读取起始信号作为线路174上的一个延迟的起始信号。
将线路174上延迟的起始信号应用于一个递减计数器148，该计数器从一个模式寄存器144装载有一个具体的读出数据等待时间。所述具体的等待时间是大量时钟周期的形式；并且可以在生产时固定在存储器设备100中；或者可以是在初始化时，由存储器控制器160通过在解码器121中命令解码时而被编程到模式寄存器144中的一个值。另外，如果考虑到其他存储器设备100工作中的延迟而需要另外的偏移，则可以从自模式寄存器144载入到计数器148中的等待时间值中减去这些偏移。所述偏移可以由一个单独的偏移电路145产生，或者在模式寄存器144存储的原始等待时间数据中予以说明。
因此，递减计数器148装载有大量的读取时钟周期，该读取时钟周期在线路174上出现延迟的起始信号之后必须发生，以获得一个用于存储器设备100的具体读取等待时间。线路174上的该起始信号使用线路129上的读取时钟信号启动递减计数器148，以使计数器从其初始值开始进行递减计数。一旦计数器148达到了预定的计数值、例如零，那么计数器148将启动数据管道104，以便来自阵列170的数据以相对于线路129上所述读取时钟的正确定时到达读取锁存器124，以保证一个具体的读取等待时间。
所示例的本发明保证了不论在所述读取时钟中出现PVT还是其他定时变化，它们仍将出现在线路174上的延迟起始信号中，从而正确地相互同步传送到输出锁存器124的所述数据和读取时钟信号，以保证满足该具体的读取等待时间。
正如所示，图1示例了从一个偏移电路145提供给递减计数器148的一个偏移。所述偏移考虑到了对于特定的读出数据在出现读取时钟信号中的固有延迟。因此，在通过命令(CMD)解码器121接收所述READ命令之后，将会在读取锁存器124处的所述读取时钟信号的乘积中存在一个固有延迟。这种延迟由所述读取时钟信号通路中的延迟锁定环120、时钟树127和其他电路延迟产生。因此，例如，在接收一个READ命令之后，它可能需要针对一个读取时钟信号花费五个外部***时钟周期来出现在用于寻址读出数据的读取锁存器124。正如在整数数量外部时钟周期、例如五个外部时钟周期中测量的这些延迟由偏移电路145提供给递减计数器148，并且从模式寄存器144提供的绝对读取等待时间中减去上述延迟。从而，当利用控制器160所期望的所述绝对读取等待时间、例如八个外部时钟XWCLK周期来初始设置模式寄存器144时，所述偏移电路提供一个相减值、例如五个时钟偏移，所述相减值是基于为要读取的特定数据在产生所述读取时钟信号中的固有延迟。对于8个时钟周期的绝对读取等待时间和五个时钟周期的读取时钟信号延迟来说，递减计数器电路148存储该最终结果、例如三个时钟周期。
当递减计数器148在出现该起始信号之后计数所述三个读取时钟信号时(在READ命令之后，然后已经传送了总共八个读取时钟周期)，所述第八个读取时钟周期将所述数据锁存到输出衰减器(pad)，从而对应于八个外部***时钟周期的总共八个读取时钟周期已经产生。计数器148启动数据管道104的开始，在读出数据突发脉冲的持续时间所述数据管道保持工作。
在***初始化时由图2所示的***能够容易地确定偏移电路145所提供的偏移值。图2与图1相同，但是不同之处在于它还另外示出了一个定时器128、一个I/O通路模型电路158和一个用于选择性地施加一个输入脉冲到DLL120的开关146。在一个初始化周期中，在已锁定DLL120之后，定时器128接收一个DLL锁定信号并经由开关146通过DLL120发送一个脉冲信号，并开始计数线路116上的外部时钟信号XWCLK。当它从I/O通路模型电路158接收到一个输入时，定时器128停止计数该外部时钟信号，其中当所施加的脉冲信号出现在线路129上时产生所述输入。I/O通路模型电路158调整到达读取时钟信号的定时，以考虑到所期望的PVT变化，并向定时器128提供该经调整的读取时钟信号，该信号使得定时器128停止计数外部时钟信号。在定时器中保存的所述计数值是外部时钟信号中的偏移，该外部时钟信号表示一旦发出一个READ命令就产生所述读取时钟信号中的延迟。该偏移值存储在偏移电路145中，以用于通过控制器160偏移模式寄存器144中设置的绝对的读取等待时间。
从上述可以明显看出，通过图1、2实施例示例的本发明保证了，即使在出现被通知给所述读取时钟信号的PVT或其他定时变化时，用于所述读出数据的正确读取时钟在来自阵列170的所述读出数据在具体的读取等待时间出现在该锁存器的同时位于锁存器124。使用通过从属延迟传送的一个读取起始信号以同步通过输出通路从所述阵列传送的数据和所述读取时钟的到达时间，其中该从属延迟为所述起始信号施加与产生所述读取时钟中的固有延迟相同的延迟和相同的定时调整。
尽管已经利用一个其中递减计数器148递减计数到一个零值然后开启数据管道电路104的实例描述了本***，但是还可以存在诸如在开始数据管道104和解码操作READ命令中的固有延迟。因此，在这种情况下，递减计数器148在填充数据管道104之前不需要始终递减计数到零值，但是相反地可以递减计数到一个考虑到这些延迟的值。例如，如果使用示例性的八个外部时钟周期的绝对读取等待时间，并利用产生所述读取时钟的五个时钟周期的一个偏移，当通过所述延迟的起始信号启动递减计数器时，如果存在一个在READ命令解码中或在输出管道104开始中延迟的一个外部时钟周期，该递减计数器开始从三计数到也许是计数值1。
可替换地，在提供一个偏移值的偏移电路145中能够考虑任何输出通路延迟，所述偏移值考虑了所述数据通路延迟。
不论计数器148递减计数到何值，以及该值何时到达递减计数器148，或者与计数器148相关联的其他电路，都将所述数据通路开启保持读出数据突发脉冲的持续时间，此后对于下一个读取操作来说，利用来自模式寄存器144和偏移电路145的一个新的计数值以重置该计数器。
图3示例了对图1实施例的修改，其中递减计数器148不用于开启数据管道104，而是用于提供一个启动信号EN给读取锁存器124以同步从阵列中输出的数据与线路129上的所述读取时钟。否则，图3的实施例与图1的实施例几乎是相同的。在图3的修改中，当计数器148从其预先加载值递减计数到一个零值，或者如果存在要容纳的附加延迟而递减计数到另一个值时，提供所述启动信号。因为需要用于一个数据输出突发脉冲，所述递减计数器或者与其相关联的其他逻辑还保持所述启动信号多个读取时钟周期。所以，对于下一个读取操作，重新载入并复位计数器148。再次与图1的实施例相类似，图3的实施例提供了在输出通路中所述读出数据和读取时钟的同步。
图4示例了根据在图1-3中上述所公开的本发明实施例的一个示例性的使用DRAM存储器设备100的处理***500。图4描述了一个示例性的个人计算机或工作站体系结构。处理***500包括与一条本地总线504相耦合的一个或多个处理器501。一个存储器控制器160和一个主总线桥503也与本地总线504相耦合。处理***500可以包括多个存储器控制器160和/或多个主总线桥503。存储器控制器160和主总线桥503可以集成为一个单独的设备506。
存储器控制器160还耦合到一条或多条存储器总线507。每条存储器总线接受包括至少一个存储器设备100的存储器组件508。存储器组件508可以是存储器卡或一个存储器模块。存储器模块的实例包括有单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM)。存储器组件508可以包括一个或多个附加设备509。例如，在一个SIMM或DIMM中，附加设备509可能是一个配置存储器，例如串行存在检测(SPD)存储器。存储器控制器502还可以耦合到一个高速缓存存储器505。高速缓存存储器505可以是处理***中的唯一高速缓存存储器。可替换地，其他设备、例如处理器501还可以包括有多个高速缓存存储器，这些存储器可以形成一个具有高速缓存存储器505的高速缓存存储器架构。如果处理***500包括总线主机或支持直接存储器存取(DMA)的外设或控制器，那么存储器控制器160可以实现一种高速缓存相干协议。如果存储器控制器160也耦合到多条存储器总线516，每条存储器总线516可并行操作，或者可以将不同的地址范围映射到不同的存储器总线507。
主总线桥503与至少一个外设总线510相耦合。各种设备、诸如外设或其他附加总线桥可以耦合到外设总线510。这些设备可包括一个存储控制器511、一个各种的I/O设备514、一个次总线桥515、多媒体处理器518、和一个传统的设备接口520。主总线桥503还可以与一个或多个专用高速端口522相耦合。在一个个人计算机中，例如专用端口可以是加速图像端口(AGP)，该端口用于将一个高性能的视频卡耦合到处理***500。
存储控制器511经由一条存储总线512将一个或多个存储设备513耦合至外设总线510。例如，存储控制器511可以是一个SCSI控制器以及存储设备513可以是SCSI磁盘。I/O设备514可以任何类型的外设。例如，I/O设备514可以是一个局域网接口、诸如以太网接口。可以使用所述次总线桥来经由另一条总线对接附加设备到所述处理***。例如，所述次总线桥可以是一个用于耦合USB设备517到处理***500的通用串行端口(USB)控制器。多媒体处理器518可以是一个音频卡、视频采集卡、或任何其他类型的媒体接口，其中所述媒体接口也可以耦合到一个附加的设备、诸如扬声器519。传统的设备接口520用于耦合传统的设备、例如较旧型的键盘和鼠标至处理***500。
图4中示例的处理***500只是本发明可使用的一个示例性的处理***。尽管图4示例一个特别适于通用计算机、诸如个人计算机或工作站的处理体系结构，但是应该认识到，能够对本发明进行众所周知的修改以配置处理***500，使其变得更加适于在各种应用中使用。例如，使用一个比较简单的体系结构可以实现需要处理的许多电子设备，这种简单的结构依赖于一个耦合到存储器组件508和/或存储器缓冲设备504的CPU501。这些电子设备可以包括，但并不局限于音频/视频处理器和记录设备、游戏控制台、数字电视机、有线或无线电话机、导航设备(包括基于全球定位***(GPS)和/或惯性导航的***)、以及数码相机和/或录像机。所述修改可以包括，例如，删除不必要的组件，添加专用设备或电路，和/或集成多个设备。
尽管已经参考具体的示例性实施例描述和说明了本发明，但是应该明白，能够对本发明进行许多修改和替换而不偏离本发明的原理和范围。因此，认为本发明并不局限于上述内容，而是只由所附的权利要求的范围来限定的。

Claims (105)

1、一种操作存储器设备的方法，所述方法包括：
使用第一信号处理通路从外部时钟信号产生内部读取时钟信号，所述第一信号处理通路引起了所述产生的读取时钟信号的定时中的变化；
响应于接收到的读取命令而产生读取起始信号；
通过第二信号处理通路传递所述读取起始信号并且产生延迟的起始信号，其中该第二信号处理通路复制由所述第一信号处理通路引起的所述产生的读取时钟信号的定时中的变化；以及
使用所述延迟的起始信号来同步通过所述读取时钟在读取锁存器中的读出数据输出。
2、根据权利要求1所述的方法，其中，所述延迟的起始信号将通过所述读取时钟在所述读取锁存器的读出数据输出与预定读取等待时间同步。
3、根据权利要求2所述的方法，其中，所述预定的读取等待时间是在存储器控制器发出读取命令之后的预定数目的外部时钟周期。
4、根据权利要求3所述的方法，还包括使用所述延迟的起始信号来启动读取时钟周期到一个预定值的计数；和
当到达所述预定值时，使得来自一个存储器阵列的读出数据通过一个数据电路传递到所述读取锁存器。
5、根据权利要求3所述的方法，还包括使用所述延迟的起始信号来启动读取时钟周期到一个预定值的计数；和
当到达所述预定值时，将会使所述读取锁存器启动。
6、根据权利要求4所述的方法，还包括：
设置计数器中的初始值；
利用所述延迟的起始信号启动所述计数器，以便从所述初始值到所述预定值对读取时钟周期计数。
7、根据权利要求5所述的方法，还包括：
设置计数器中的初始值；
利用所述延迟的起始信号启动所述计数器，以便从所述初始值到所述预定值对读取时钟周期计数。
8、根据权利要求6所述的方法，其中，从表示所述预定读取等待时间的第一数据和表示以下时间的第二数据中确定所述初始值，其中所述时间是在所述存储器控制器发出读取命令之后，读取时钟从所述第一信号处理通路退出所花费的时间。
9、根据权利要求7所述的方法，其中，从表示所述预定读取等待时间的第一数据和表示以下时间的第二数据中确定所述初始值，其中所述时间是在所述存储器控制器发出读取命令之后，读取时钟从所述第一信号处理通路退出所花费的时间。
10、根据权利要求8所述的方法，其中，所述第一和第二数据存储在所述存储器设备中。
11、根据权利要求9所述的方法，其中，所述第一和第二数据存储在所述存储器设备中。
12、根据权利要求10所述的方法，其中，所述第一数据存储在所述存储器设备的模式寄存器中。
13、根据权利要求11所述的方法，其中，所述第一数据存储在所述存储器设备的模式寄存器中。
14、根据权利要求12所述的方法，其中，所述第二数据存储在所述存储器设备的偏移电路中。
15、根据权利要求13所述的方法，其中，所述第二数据存储在所述存储器设备的偏移电路中。
16、根据权利要求12所述的方法，其中，通过所述存储器控制器将所述第一数据提供给所述模式寄存器。
17、根据权利要求13所述的方法，其中，通过所述存储器控制器将所述第一数据提供给所述模式寄存器。
18、根据权利要求14所述的方法，还包括在发出读取命令之后确定读取时钟信号通过所述第一处理通路所花费的时间，以及在所述偏移电路中存储所述确定的时间作为所述外部时钟的时钟周期。
19、根据权利要求15所述的方法，还包括在发出读取命令之后确定读取时钟信号通过所述第一处理通路所花费的时间，以及在所述偏移电路中存储所述确定的时间作为所述外部时钟的时钟周期。
20、根据权利要求1所述的方法，还包括使所述第二信号处理通路从属于所述第一信号处理通路以产生所述复制。
21、根据权利要求20所述的方法，其中，所述第一信号处理通路包括一个第一延迟锁定环，以及所述第二信号处理通路包括一个从属于所述第一延迟锁定环的延迟电路。
22、根据权利要求1所述的方法，其中，所述定时变化是生产过程、电压和温度导致的定时变化中的至少一个。
23、一种操作存储器设备的方法，包括：
使用外部时钟信号作为第一延迟锁定环的输入以产生读取时钟信号；
将响应于接收一个读取命令而产生的信号通过一个从属于所述第一延迟锁定环的延迟电路传递以产生延迟的信号；以及
使用所述延迟的信号和读取时钟信号以从所述存储器设备的一个存储器阵列中输出读出数据。
24、根据权利要求23所述的方法，其中所述的使用动作包括：
使用所述延迟的信号以启动对读取时钟周期到预定计数值的计数；
当所述计数器到达所述的预定值时，启动一个向输出锁存器提供阵列数据的数据电路；以及
利用所述读取时钟信号锁存所述提供的数据。
25、根据权利要求23所述的方法，其中所述的使用动作包括：
使用所述延迟的信号以启动对读取时钟周期到一个预定计数值的计数；
当所述计数器到达所述的预定值时，启动一个输出锁存器；以及
利用所述读取时钟信号锁存所述提供的数据。
26、根据权利要求24所述的方法，其中所述计数为所述输出锁存器以预定的读取等待时间向一条输出总线提供读出数据。
27、根据权利要求25所述的方法，其中所述计数为所述输出锁存器以预定的读取等待时间向一条输出总线提供读出数据。
28、根据权利要求26所述的方法，其中到所述预定值的所述计数从一个预先设置的值开始，其中至少部分地根据所述预定的读取等待时间来确定该预先设置的值。
29、根据权利要求27所述的方法，其中到所述预定值的所述计数从一个预先设置的值开始，其中至少部分地根据所述预定的读取等待时间来确定该预先设置的值。
30、根据权利要求28所述的方法，其中所述预先设置的值是基于偏移了至少以下时间的所述预定的读取等待时间，其中该时间是对于一个读取时钟信号在一个读取命令之后通过一个信号处理通路传播所花费的时间，所述信号处理通路包括所述延迟锁定环。
31、根据权利要求29所述的方法，其中所述预先设置的值是基于偏移了至少以下时间的所述预定的读取等待时间，其中该时间是对于一个读取时钟信号在一个读取命令之后通过一个信号处理通路传播所花费的时间，所述信号处理通路包括所述延迟锁定环。
32、根据权利要求30所述的方法，其中所述预定的读取等待时间进一步偏移了在所述存储器设备工作时固有的附加的延迟。
33、根据权利要求31所述的方法，其中所述预定的读取等待时间进一步偏移了在所述存储器设备工作时固有的附加的延迟。
34、根据权利要求32所述的方法，其中至少部分通过解码一个发送命令产生所述的附加延迟。
35、根据权利要求33所述的方法，其中至少部分通过解码一个发送命令产生所述的附加延迟。
36、根据权利要求32所述的方法，其中至少部分通过启动一条数据通路产生所述的附加延迟。
37、根据权利要求33所述的方法，其中至少部分通过启动一条数据通路产生所述的附加延迟。
38、根据权利要求23所述的方法，其中所述延迟锁定环和延迟电路经受相同的所产生的信号定时变化。
39、根据权利要求38所述的方法，其中通过以下至少其中之一：即生产过程、电压和温度变化导致所述信号定时变化
40、一种存储器设备，其包括：
一个第一信号处理通路，用于从外部时钟信号中产生内部读取时钟信号，所述第一信号处理通路通知在所述读取时钟信号上的定时变化；
一个第二信号处理通路，用于从一个接收到的读取命令产生延迟的起始信号，所述第二信号处理通路向所述延迟的起始信号通知所述定时变化；以及
一个数据流控制电路，用于响应于所述延迟的起始信号和读取时钟信号来输出读出数据。
41、根据权利要求40所述的存储器设备，其中所述数据流控制电路包括：
一个读取锁存器；
一个用于从一个存储器阵列向所述读取锁存器提供读出数据的电路；和
一个电路，用于在产生所述延迟的起始信号之后，将通过所述锁存器的读出数据输出与所述读取时钟同步预定数量的读取时钟周期。
42、根据权利要求41所述的存储器设备，其中所述启动电路包括：
一个计数器，用于计数预定数量的读取时钟周期，其中所述计数器由所述延迟的起始信号启动；
当计数所述预定数量的读取时钟周期时，启动所述电源电路。
43、根据权利要求41所述的存储器设备，其中所述启动电路包括：
一个计数器，用于计数预定数量的读取时钟周期，其中所述计数器由所述延迟的起始信号启动；
当计数所述预定数量的读取时钟周期时，启动所述读取锁存器。
44、根据权利要求42所述的存储器设备，其中所述预定数量的读取时钟周期对应于以预定的读取等待时间向所述存储器设备的输出衰减器提供读出数据所需的时间。
45、根据权利要求43所述的存储器设备，其中所述预定数量的读取时钟周期对应于以预定的读取等待时间向所述存储器设备的输出衰减器提供读出数据所需的时间。
46、根据权利要求42所述的存储器设备，还包括用于为所述计数器预先载入一个具体的计数值的电路，所述计数器从所述具体的计数值起计数所述预定数量的读取时钟周期。
47、根据权利要求43所述的存储器设备，还包括用于为所述计数器预先载入一个具体计数值的电路，所述计数器从所述具体的计数值起计数所述预定数量的读取时钟周期。
48、根据权利要求46所述的存储器设备，其中所述具体的计数值与针对所述存储器设备产生一个具体的读取等待时间所需的读取时钟周期的数量有关。
49、根据权利要求47所述的存储器设备，其中所述具体的计数值与针对所述存储器设备产生一个具体的读取等待时间的读取时钟周期的数量有关。
50、根据权利要求48所述的存储器设备，其中所述具体的计数值是基于偏移了所述时间的所述具体的读取等待时间，其中该时间是在所述存储器控制器发出一个存储器读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间。
51、根据权利要求49所述的存储器设备，其中所述具体的计数值是基于偏移了所述时间的所述具体的读取等待时间，其中该时间是在所述存储器控制器发出一个存储器读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间。
52、根据权利要求50所述的存储器设备，其中所述具体的计数值是基于如进一步偏移了所述存储器设备内的附加延迟的所述具体的读取等待时间。
53、根据权利要求51所述的存储器设备，其中所述具体的计数值是基于如进一步偏移了所述存储器设备内的附加延迟的所述具体的读取等待时间。
54、根据权利要求52所述的存储器设备，其中所述附加的延迟至少部分由解码一个读取命令而产生。
55、根据权利要求53所述的存储器设备，其中所述附加的延迟至少部分由解码一个读取命令而产生。
56、根据权利要求52所述的存储器设备，其中所述附加的延迟至少部分由用于向所述输出锁存器提供读出数据的所述电路的启动时间而产生。
57、根据权利要求53所述的存储器设备，其中所述附加的延迟至少部分由用于向所述输出锁存器提供读出数据的所述电路的启动时间而产生。
58、根据权利要求48所述的存储器设备，其中所述预先载入电路包括一个模式寄存器，用于向所述计数器提供一个与具体读取等待时间有关的第一计数值。
59、根据权利要求49所述的存储器设备，其中所述预先载入电路包括一个模式寄存器，用于向所述计数器提供一个与具体读取等待时间有关的第一计数值。
60、根据权利要求58所述的存储器设备，其中所述第一计数值是具体的读取等待时间，并且所述预先载入电路还包括一个偏移电路，用于向所述计数器提供了一个与所述时间有关的第二计数值，该时间是在发出一个读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间，所述计数器被预先载入位于所述第一和第二计数值之间的差值。
61、根据权利要求59所述的存储器设备，其中所述第一计数值是具体的读取等待时间，并且所述预先载入电路还包括一个偏移电路，用于向所述计数器提供与所述时间有关的第二计数值，该时间是在发出一个读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间，所述计数器被预先载入位于所述第一和第二计数值之间的差值。
62、根据权利要求60所述的存储器设备，其中所述计数器被预先载入如进一步偏移了一个与所述时间相关的计数值的所述差值，该时间是读出数据通过所述电源电路和读取锁存器传递到所述存储器设备的衰减器所花费的时间。
63、根据权利要求61所述的存储器设备，其中所述计数器被预先载入进一步偏移了一个与所述时间相关的计数值的所述差值，该时间是读出数据通过所述电源电路和读取锁存器传递到所述存储器设备的衰减器所花费的时间。
64、根据权利要求40所述的存储器设备，其中所述第一处理通路包括一个延迟锁定环。
65、根据权利要求64所述的存储器设备，其中所述第二处理通路包括一个从属于所述延迟锁定环的延迟电路。
66、一种存储器设备，其包括：
一个延迟锁定环，用于处理来自外部时钟信号的读取时钟信号；
一个与所述延迟锁定环同步的延迟电路，用于从一个响应于接收到一个读取命令而生成的起始信号产生延迟的起始信号；
一个读出数据锁存器；
一个数据传递电路，用于将数据从一个存储器阵列传递给所述读出数据锁存器；和
一个响应于所述延迟起始信号的启动电路，用于在计数预定数量的所述读取时钟信号的周期之后，使得能够通过所述读取时钟信号读出来自所述数据传递电路的数据。
67、根据权利要求66所述的存储器设备，其中所述延迟电路从属于所述延迟锁定环。
68、根据权利要求66所述的存储器设备，其中所述数据传递电路是一个数据管道电路。
69、根据权利要求68所述的存储器设备，其中所述数据管道电路包括一个并串转换器。
70、根据权利要求66所述的存储器设备，其中所述启动电路同步在所述读取锁存器处的读出数据的读出与所述读取时钟信号的定时。
71、根据权利要求70所述的存储器设备，其中所述启动电路和读取时钟信号为所述存储器设备输出端的数据提供有一个具体的读取等待时间。
72、根据权利要求66所述的存储器设备，其中所述启动电路包括一个预先载入第一值的计数器，用于从所述第一值开始到第二值来计数读取时钟信号周期，并且当到达所述第二值时，用于通过所述读取时钟信号启动所述数据的读出。
73、根据权利要求72所述的存储器设备，其中所述计数器是一个递减计数器。
74、一种处理器***，其包括：
一个处理器；和
一个用于与所述处理器交换数据的存储器设备，所述存储器设备包括：
一个第一信号处理通路，用于从外部时钟信号中产生内部读取时钟信号，所述第一信号处理通路通知在所述读取时钟信号上的定时变化；
一个第二信号处理通路，用于从一个接收到的读取命令产生延迟的起始信号，所述第二信号处理通路向所述延迟的起始信号通知所述定时变化；以及
一个数据流控制电路，用于响应于所述延迟的起始信号和读取时钟信号来输出读出数据。
75、根据权利要求74所述的处理器***，其中所述数据流控制电路包括：
一个读取锁存器；
一个用于从一个存储器阵列向所述读取锁存器提供读出数据的电路；和
一个电路，用于在产生所述延迟的起始信号之后，将通过所述锁存器的读出数据输出同步预定数量的读取时钟周期。
76、根据权利要求75所述的处理器***，其中所述启动电路包括：
一个计数器，用于计数预定数量的读取时钟周期，其中所述计数器由所述延迟的起始信号启动；
当计数所述预定数量的读取时钟周期时，启动所述电源电路。
77、根据权利要求75所述的处理器***，其中所述启动电路包括：
一个计数器，用于计数预定数量的读取时钟周期，其中所述计数器由所述延迟的起始信号启动；
当计数所述预定数量的读取时钟周期时，启动所述读取锁存器。
78、根据权利要求76所述的处理器***，其中所述预定数量的读取时钟周期对应于以预定的读取等待时间向所述存储器设备的输出衰减器提供读出数据所需的时间。
79、根据权利要求77所述的处理器***，其中所述预定数量的读取时钟周期对应于以预定的读取等待时间向所述存储器设备的输出衰减器提供读出数据所需的时间。
80、根据权利要求76所述的处理器***，还包括用于为所述计数器预先载入一个具体的计数值的电路，所述计数器从所述具体的计数值起计数所述预定数量的读取时钟周期。
81、根据权利要求77所述的处理器***，还包括用于为所述计数器预先载入一个具体计数值的电路，所述计数器从所述具体的计数值起计数所述预定数量的读取时钟周期。
82、根据权利要求80所述的处理器***，其中所述具体的计数值与针对所述存储器设备产生一个具体的读取等待时间所需的读取时钟周期的数量有关。
83、根据权利要求81所述的处理器***，其中所述具体的计数值与针对所述存储器设备产生一个具体的读取等待时间所需的读取时钟周期的数量有关。
84、根据权利要求82所述的处理器***，其中所述具体的计数值是基于偏移了所述时间的所述具体的读取等待时间，其中该时间是在一个存储器控制器发出一个存储器读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间。
85、根据权利要求83所述的处理器***，其中所述具体的计数值是基于偏移了所述时间的所述具体的读取等待时间，其中该时间是在一个存储器控制器发出一个存储器读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间。
86、根据权利要求84所述的处理器***，其中所述具体的计数值是基于如进一步偏移了一个附加量的所述具体的读取等待时间，该附加量表示用于提供读出数据的所述电路的一个启动延迟。
87、根据权利要求85所述的处理器***，其中所述具体的计数值是基于如进一步偏移了一个附加量的所述具体的读取等待时间，该附加量表示用于提供读出数据的所述电路的一个启动延迟。
88、根据权利要求84所述的处理器***，其中所述具体计数值是基于如进一步偏移了解码一个读取命令中的一个延迟的所述具体的读取等待时间。
89、根据权利要求85所述的处理器***，其中所述具体计数值是基于如进一步偏移了解码一个读取命令中的一个延迟的所述具体的读取等待时间。
90、根据权利要求80所述的处理器***，其中所述预先载入电路包括一个模式寄存器，用于向所述计数器提供一个与具体读取等待时间有关的第一计数值。
91、根据权利要求81所述的处理器***，其中所述预先载入电路包括一个模式寄存器，用于向所述计数器提供一个与具体读取等待时间有关的第一计数值。
92、根据权利要求90所述的处理器***，其中所述第一计数值是具体的读取等待时间，并且所述预先载入电路还包括一个偏移电路，用于向所述计数器提供与所述时间有关的第二计数值，该时间是在发出一个读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间，所述计数器被预先载入位于所述第一和第二计数值之间的差值。
93、根据权利要求91所述的处理器***，其中所述第一计数值是具体的读取等待时间，并且所述预先载入电路还包括一个偏移电路，用于向所述计数器提供与所述时间有关的第二计数值，该时间是在发出一个读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间，所述计数器被预先载入位于所述第一和第二计数值之间的差值。
94、根据权利要求92所述的处理器***，其中所述计数器被预先载入如进一步偏移了一个与所述时间相关的计数值的所述差值，该时间是读出数据通过所述电源电路和读取锁存器传递到所述存储器设备的衰减器所花费的时间。
95、根据权利要求93所述的处理器***，其中所述计数器被预先载入如进一步偏移了一个与所述时间相关的计数值的所述差值，该时间是读出数据通过所述电源电路和读取锁存器传递到所述存储器设备的衰减器所花费的时间。
96、根据权利要求74所述的处理器***，其中所述第一处理通路包括一个延迟锁定环。
97、根据权利要求94所述的处理器***，其中所述第二处理通路包括一个从属于所述延迟锁定环的延迟电路。
98、一种处理器***，其包括：
一个处理器；和
一个用于与所述处理器交换数据的存储器设备，所述存储器设备包括：
一个延迟锁定环，用于处理来自外部时钟信号的读取时钟信号；
一个与所述延迟锁定环同步的延迟电路，用于从一个响应于接收到一个读取命令而生成的起始信号中产生延迟的起始信号；
一个读出数据锁存器；
一个数据传递电路，用于将数据从一个存储器阵列传递给所述读出数据锁存器；和
一个响应于所述延迟的起始信号的启动电路，用于在计数预定数量的所述读取时钟信号的周期之后，使得能够通过所述读取时钟信号读出来自所述数据传递电路的数据。
99、根据权利要求98所述的处理器***，其中所述延迟电路从属于所述延迟锁定环。
100、根据权利要求98所述的处理器***，其中所述数据传递电路是一个数据管道电路。
101、根据权利要求100所述的处理器***，其中所述数据管道电路包括一个并串转换器。
102、根据权利要求98所述的处理器***，其中所述启动电路同步施加读出数据给所述读取锁存器与所述读取时钟信号的定时。
103、根据权利要求102所述的处理器***，其中所述启动电路和读取时钟信号为所述存储器设备输出端的数据提供有一个具体的读取等待时间。
104、根据权利要求98所述的处理器***，其中所述启动电路包括一个预先载入第一值的计数器，用于从所述第一值开始到第二值来计数读取时钟信号周期，并且当到达所述第二值时，用于利用所述读取时钟信号启动所述读出数据的读出。
105、根据权利要求104所述的处理器***，其中所述计数器是一个递减计数器。
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