CN1520681A - 垂直同步信号发生装置和图象信号处理装置 - Google Patents

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�پ���
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藤本和秀
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Abstract

本发明备有分离输入亮度信号的垂直同步信号，作为第1垂直同步信号输出的垂直同步信号分离电路、生成并输出具有与第1垂直同步信号的平均重复频率相当的重复频率的第2垂直同步信号的自动频率控制电路、检测第1垂直同步信号是否交替地重复2个周期，将该检测结果作为判别信号输出的垂直同步信号相位检测电路、和将第1和第2垂直同步信号作为输入，当判别信号表示第1垂直同步信号交替地重复2个周期时选择第1垂直同步信号，当其它情形时选择第2垂直同步信号，并输出的选择器。

Description

垂直同步信号发生装置和图象信号处理装置
技术领域
本发明涉及处理图象信号的设备的信号处理，特别是涉及稳定地分离图象信号的垂直同步信号的技术。
背景技术
电视和VTR(videotape recorder(磁带录像机))等的进行图象信号的显示和记录再生的设备将在图象信号的回线期间重叠的同步信号作为基准进行信号处理。所以，为了稳定地进行显示和记录再生，需要与输入的图象信号的质量无关地，经常进行稳定的同步信号分离。例如，在日本平成1年公布的01-71280号专利公报中，揭示了为了使分离的水平同步信号稳定化，不使用分离的水平同步信号本身，而使用由自动频率控制电路(AFC电路)生成的没有同步过多或同步不足的水平同步信号，提高稳定性的方案。
又，在日本平成4年公布的4-188960号专利公报中，揭示了即便关于垂直同步信号的稳定化性，也同样用AFC的例子。图23是表示这种已有的垂直同步信号发生装置的构成的方框图。
我们参照图23进行说明。同步信号分离电路91输入包含亮度信号的图象信号，从该图象信号分离出垂直同步信号，并输出到AFC电路92和垂直同步信号检测电路93。AFC电路92和FvVCO电路94构成具有反馈环路的PLL(phase locked loop)。AFC电路92比较由同步信号分离电路91分离的垂直同步信号和FvVCO电路94的输出信号的相位，将从该比较结果得到的相位误差输出到FvVCO电路94。FvVCO电路94与相位误差相应地改变振荡频率，将频率与垂直频率相等的信号输出到选择器96。所以，即便在由同步信号分离电路91分离的垂直同步信号中存在同步过多或同步不足，FvVCO电路94也能够输出频率稳定的信号。
垂直同步信号检测电路93检测有无垂直同步信号，将其结果作为用于在选择器96中选择的信号进行输出。FvOSC电路95自由振荡，将生成的信号输出到选择器96。选择器96根据垂直同步信号检测电路93的输出，选择FvVCO电路94和FvOSC电路95的输出中的一方，作为垂直同步信号进行输出。
即，当由垂直同步信号检测电路93检测出在图象信号中存在垂直同步信号时，选择器96选择由PLL稳定化的FvVCO电路94的输出，当没有检测出垂直同步信号时，选择自由稳定地振荡的FvOSC电路95的输出，进行输出。
但是，在这种构成中，因为与有无输入图象的垂直同步信号相应，切换与输入图象的垂直同步信号同步的信号和自由振荡的电路的信号，所以在切换后立即垂直同步信号的间隔变得不连续，发生同步混乱。
又，当为了VTR的潜象再生，存在垂直同步信号，但是输入其周期每半帧交替地变化的图象信号时，选择器96选择VCO电路94的输出进行输出。这时，因为在PPL中对图象信号的垂直同步信号的频率进行平均化，所以，FvVCO电路94的输出与输入图象的垂直同步信号发生同步偏离。
发明内容
本发明的目的是提供能够得到周期稳定的垂直同步信号，并且即便在包含在输入信号中的垂直同步信号交替地重复2个周期的情形中，也能够得到与包含在输入信号中的垂直同步信号同步的垂直同步信号的垂直同步信号发生装置。
又，本发明的目的是提供即便在包含在输入信号中的垂直同步信号交替地重复2个周期的情形中，也总是能够使图象信号的帧同步稳定的图象信号处理装置。
又，本发明的目的是提供即便在包含在输入信号中的垂直同步信号交替地重复2个周期的情形中，也能够得到完全按照标准的标准图象数据的图象信号处理装置。
又，本发明的目的是提供即便在输入信号的相位发生偏离的情形中，也能极快地将同步引入到包含在输入信号中的垂直同步信号中，能够得到周期稳定的垂直同步信号的垂直同步信号发生装置。
本发明的垂直同步信号发生装置备有分离输入亮度信号的垂直同步信号，作为第1垂直同步信号输出的垂直同步信号分离电路、输入上述第1垂直同步信号，生成并输出具有与上述第1垂直同步信号的平均重复频率相当的重复频率的第2垂直同步信号的自动频率控制电路、检测上述第1垂直同步信号是否交替地重复2个周期，将该检测结果作为判别信号输出的垂直同步信号相位检测电路、和将上述第1和第2垂直同步信号作为输入，当上述判别信号表示上述第1垂直同步信号交替地重复2个周期时选择上述第1垂直同步信号，当其它情形时选择上述第2垂直同步信号，并输出的选择器。
这样一来，能够使频率稳定，得到没有脉冲失落的垂直同步信号。在包含在输入信号中的第1垂直同步信号交替地重复2个周期的情形中，因为不选择第2垂直同步信号，而选择第1垂直同步信号，所以总是能够得到与输入亮度信号同步的垂直同步信号。又因为第1和第2垂直同步信号同步，所以当切换选出的垂直同步信号时也不会使同步混乱。
又，最好，上述自动频率控制电路备有将输入值累积相加起来的m位(m是自然数)的积分电路、在上述第1垂直同步信号的定时对上述积分电路的输出进行取样，输出取样值与所定值的差分的相位比较电路、使上述相位比较电路的输出中的低频成分通过的低通滤波器、将上述低通滤波器的输出和常数加起来输出到上述积分电路的加法电路、和对上述积分电路的最上位进行微分，在得到的边沿的定时输出上述第2垂直同步信号的微分电路。
又，上述垂直同步信号相位检测电路备有复位在上述第1垂直同步信号的，输出对时钟脉冲的脉冲数进行计数得到的计数值的V周期计数器、与上述第1垂直同步信号的定时相应地锁存并输出上述V周期计数器的输出，保持输出直到进行下一次锁存的第1保持电路、求得并输出上述V周期计数器的输出与上述第1保持电路的输出的差分的第1减法电路、求得并输出上述第1减法电路的输出的绝对值的第1绝对值电路、与上述第1垂直同步信号的定时相应地锁存并输出上述第1绝对值电路的输出，保持输出直到进行下一次锁存的第2保持电路、求得并输出上述第1绝对值电路的输出与上述第2保持电路的输出的差分的第2减法电路、求得并输出上述第2减法电路的输出的绝对值的第2绝对值电路、比较上述第1绝对值电路的输出与第1常数，输出其结果的第1比较电路、比较上述第2绝对值电路的输出与第2常数，输出其结果的第2比较电路、和在上述第1比较电路的输出与上述第2比较电路的输出之间进行逻辑计算，将其结果作为上述判别信号输出的逻辑电路。
又，本发明的图象信号处理装置备有上述垂直同步信号发生装置、分离并输出输入亮度信号的水平同步信号的水平同步信号分离电路、具有帧存储器，根据上述垂直同步信号发生装置的输出、上述水平同步信号和写入的时钟脉冲，生成所定顺序的写入地址，按照上述写入地址将输入的图象信号写入上述帧存储器，并且根据读出时钟脉冲，生成与上述写入地址同一顺序的读出地址，按照上述读出地址从上述帧存储器读出，作为标准图象信号输出的帧同步电路，上述帧同步电路是在上述写入地址变化的速度与上述读出地址变化的速度不同的情形中，当从上述帧存储器读出1个帧的信号时，为了由于地址超过引起的，不能读出上述1个帧以外的帧的信号，而对到上述帧存储器的写入或从上述帧存储器的读出进行控制的电路。
这样一来，因为用上述垂直同步信号发生装置，所以即便在包含在输入信号中的垂直同步信号交替地重复2个周期的情形中，也能够得到显示的图象信号不发生在半帧间的偏离，总是能够得到取得帧同步的图象信号。又，从帧存储器读出1个帧的信号时，因为不读出由于地址超过引起的，上述1个帧以外的帧的信号，所以能够避免发生在读出的帧中图象变得不连续的问题。
又，最好，上述帧同步电路至少备有2个上述帧存储器，并且备有根据上述垂直同步信号发生装置的输出、上述水平同步信号和写入的时钟脉冲，生成并输出从上述2个帧存储器中选择进行写入的帧存储器的写入选择信号和到选出的帧存储器的写入地址的写入控制电路、对读出时钟脉冲进行计数，按照得到的计数值生成并输出上述2个帧存储器的读出地址的读出控制电路、和根据上述写入地址和上述读出地址的变化倾向，生成并输出选择进行读出的帧存储器的Skip/Hold控制信号的Skip/Hold控制电路，按照上述写入地址，将输入的图象信号写入根据上述写入选择信号选出的帧存储器，并且按照上述读出地址，与上述Skip/Hold控制信号相应地从选出的帧存储器读出，作为上述标准图象信号进行输出。
又，最好，上述帧同步电路备有使输入的图象信号只延迟与所定的线数相当的时间并输出的线存储器、根据上述垂直同步信号发生装置的输出、上述水平同步信号和写入的时钟脉冲，生成并输出写入上述的帧存储器的写入地址的写入控制电路、对读出时钟脉冲进行计数，按照得到的计数值生成并输出上述帧存储器的读出地址的读出控制电路、和根据上述写入地址与上述读出地址的差，生成并输出通过选择上述输入的图象信号和上述线存储器输出中的任何一个，为了写入到上述帧存储器而进行控制的Skip/Hold控制信号的Skip/Hold控制电路，按照上述写入地址，将上述输入的图象信号和上述线存储器输出中，与Skip/Hold控制信号相应地选出的信号和输出写入到上述帧存储器，并且按照上述读出地址，从上述帧存储器读出，作为上述标准图象信号进行输出。
又，最好，在上述图象信号处理装置中，进一步备有在上述帧同步电路输出的上述标准图象信号的各行的数据中，附加并输出表示开始标记、结束标记和消隐期间的数据组的数据多重电路。
这样一来，即便在包含在输入信号中的垂直同步信号交替地重复2个周期的情形中，也能够得到完全按照数字信号标准的标准图象数据。
又，本发明的垂直同步信号发生装置备有分离输入亮度信号的垂直同步信号，作为第1垂直同步信号输出的垂直同步信号分离电路、输入上述第1垂直同步信号，生成并输出具有与上述第1垂直同步信号的平均重复频率相当的重复频率的第2垂直同步信号、和表示上述第1垂直同步信号与上述第2垂直同步信号之间的相位差的自动频率控制电路、根据上述相位差信号检测上述第1垂直同步信号的相位和上述第2垂直同步信号的相位是否处于偏离状态，将该检测结果作为判别信号输出的垂直同步信号相位检测电路、和将上述第1和第2垂直同步信号作为输入，当上述判别信号表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态时，选择上述第1垂直同步信号，当其它情形时选择上述第2垂直同步信号，并输出的选择器。
这样一来，当接通电源时和当切换场面时等，在包含在输入信号的第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态的情形中，不选择输出第2垂直同步信号，而选择输出第1垂直同步信号。因此，能够使频率稳定，得到没有脉冲失落的垂直同步信号，并且总是能够得到与输入亮度信号同步的垂直同步信号。
又，最好，上述自动频率控制电路备有将输入值累积相加起来的m位的积分电路、在上述第1垂直同步信号的定时对上述积分电路的输出进行取样，输出取样值与所定值的差分作为上述相位误差信号的相位比较电路、使上述相位误差信号中的低频成分通过的第1低通滤波器、使上述相位误差信号中的上述低频成分和比它高的高频成分通过的第2低通滤波器、当上述判别信号表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态时，选择上述第2低通滤波器的输出，当其它情形时选择上述第1低通滤波器的输出，并输出的滤波器选择器、将上述滤波器选择器的输出和常数加起来输出到上述积分电路的加法电路、和对上述积分电路的最上位进行微分，在得到的边沿的定时输出上述第2垂直同步信号的微分电路。
这样一来，在第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态的情形中，因为选择过渡应答迅速的低通滤波器的输出，所以能够极快地在第1垂直同步信号中引入对第2垂直同步信号的同步。
又，最好，上述垂直同步信号相位检测电路备有求得并输出上述相位误差信号的绝对值的绝对值电路、与上述第1垂直同步信号的定时相应地锁存并输出上述绝对值电路的输出，保持输出直到进行下一次锁存的保持电路、比较上述保持电路的输出与第1常数，输出所得结果的闭锁比较电路、当上述闭锁比较电路的输出表示绝对值电路的输出在上述第1常数以上时，对上述第1垂直同步信号的脉冲数进行计数，输出得到的计数值的闭锁计数器、当上述闭锁计数器的计数值与第2常数相等时，输出闭锁微分脉冲的闭锁判别电路、比较上述保持电路的输出与第3常数，输出所得结果的锁住比较电路、当上述锁住比较电路的输出表示绝对值电路的输出在上述第3常数以上时，对上述第1垂直同步信号的脉冲数进行计数，输出得到的计数值的锁住计数器、当上述锁住计数器的计数值与第4常数相等时，输出锁住微分脉冲的锁住判别电路、和当上述闭锁判别电路输出上述闭锁微分脉冲时，输出表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态的上述判别信号，当上述锁住判别电路输出上述锁住微分脉冲时，输出表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位不处于偏离状态的上述判别信号的逻辑电路。
这样一来，当相位误差信号的绝对值小的状态在某个期间继续时，输出锁住微分脉冲，判别信号表示第1垂直同步信号的相位和第2垂直同步信号的相位不处于偏离状态。所以，当第1和第2垂直同步信号同步时，因为选择器切换从第1垂直同步信号到第2垂直同步信号的选择，所以不会使选择器输出的垂直同步信号发生混乱。
当如上所示地根据本发明时，能够得到周期稳定的垂直同步信号。又，因为在包含在输入信号中的垂直同步信号交替地重复2个周期的情形和输入的垂直同步信号的相位急剧偏离的情形中，也总是能够得到取得帧同步的图象信号，所以能够得到完全按照数字信号标准的标准图象数据。
附图说明
图1是表示与本发明的第1实施形态有关的垂直同步信号发生装置的构成的方框图。
图2(a)是表示当奇数半帧时，在垂直回线期间的亮度信号的波形和分离的同步信号的定时的曲线图。
图2(b)是表示当偶数半帧时，在垂直回线期间的亮度信号的波形和分离的同步信号的定时的曲线图。
图3是表示图1的AFC电路的构成例的方框图。
图4(a)是表示垂直同步信号VS的周期为恒定的期间T时的，图1的AFC电路的工作的定时图。
图4(b)是表示当垂直同步信号VS交替地重复2个周期T、T′时的，图1的AFC电路的工作的定时图。
图5是表示图1的垂直同步信号相位检测电路的构成例的方框图。
图6是说明垂直同步信号相位检测电路的各构成要素输出的值的图。
图7是表示与本发明的第2实施形态有关的图象信号处理装置的构成的方框图。
图8(a)是表示输入到图7的输入帧同步电路的图象信号、垂直同步信号GVS、和水平同步信号HS的定时例的曲线图。
图8(b)是表示图7的写入控制电路输出的信号例的曲线图。
图8(c)是表示图7的读出控制电路输出的信号例的曲线图。
图9(a)是用于说明当写入工作超过读出工作时，图7的Skip/Hold控制电路的工作的曲线图。
图9(b)是用于说明当读出工作超过写入工作时，图7的Skip/Hold控制电路的工作的曲线图。
图10(a)是表示图7的存储在帧存储器中的图象信号的写入状态的说明图。
图10(b)是表示代替图1的垂直同步信号发生装置，用图23的已有的垂直同步信号发生装置时的，图象信号处理装置输出的图象的说明图。
图10(c)是表示图7的图象信号处理装置输出的图象的说明图。
图11是表示与第2实施形态的变形例有关的图象信号处理装置的构成的方框图。
图12(a)是用于说明当写入工作超过读出工作时，图11的Skip/Hold控制电路的工作的曲线图。
图12(b)是用于说明当读出工作超过写入工作时，图11的Skip/Hold控制电路的工作的曲线图。
图13是表示图11的帧同步电路中的处理流程的操作程序图。帧同步电路的方框图。
图14是表示与本发明的第3实施形态有关的图象信号处理装置的构成的方框图。
图15(a)是表示数字图象信号标准Rec.656中的与1行相当的1716个数据的说明图。
图15(b)是关于数字图象信号标准Rec.656中的EAV和SAV的说明图。
图16是表示与本发明的第4实施形态有关的垂直同步信号发生装置构成的方框图。
图17是表示图16的AFC电路的构成例的方框图。
图18是表示图16的垂直同步信号相位检测电路的构成例的方框图。
图19是表示当垂直同步信号VS相位发生大的偏离时，由垂直同步信号相位检测电路生成闭锁微分脉冲的定时图。
图20是表示当在垂直同步信号VS中加入噪声时垂直同步信号相位检测电路的工作的定时图。
图21是表示当垂直同步信号VS-相位发生大的偏离时，由垂直同步信号相位检测电路生成锁住微分脉冲的定时图。
图22是表示图18的逻辑电路工作的定时图。
图23是表示已有的垂直同步信号发生装置构成的方框图。
具体实施方式
下面，我们一面参照附图一面说明本发明的实施形态。
(第1实施形态)
图1是表示与本发明的第1实施例有关的垂直同步信号发生装置的构成的方框图。图1的垂直同步信号发生装置10备有垂直同步信号分离电路11、自动频率控制电路(以下，称为AFC电路)20、垂直同步信号相位检测电路30和选择器12。
输入到图1的垂直同步信号发生装置10的亮度信号是从NTSC(national television system committee(国际电视***委员会))方式的图象信号中分离出来的信号，将频率fs的时钟脉冲输入垂直同步信号分离电路11、AFC电路20、垂直同步信号相位检测电路30和选择器12。
垂直同步信号分离电路11分离在它的垂直回线期间重叠在输入的亮度信号上的第1垂直同步信号VS，并输出到AFC电路20、垂直同步信号相位检测电路30和选择器12。AFC电路20备有PLL(phase lockedloop(相位闭锁环路))电路，大致与垂直同步信号VS同步，生成具有与垂直同步信号VS的平均重复频率相当的重复频率的第2垂直同步信号AFCVS，输出到选择器12。垂直同步信号相位检测电路30将与垂直同步信号VS的状态相应的判别信号DS输出到选择器12。选择器12与该判别信号DS相应，选择垂直同步信号VS和垂直同步信号AFCVS中的任何一个，作为垂直同步信号GVS进行输出。
下面，我们说明与这样构成的本发明的第1实施例有关的垂直同步信号发生装置10的工作。
图2(a)是表示当奇数半帧(field)时，在垂直回线期间的亮度信号的波形和分离的同步信号的定时的曲线图。图2(b)是表示当偶数半帧时，在垂直回线期间的亮度信号的波形和分离的同步信号的定时的曲线图。在奇数半帧中，从第4行开始的3行的期间，在偶数半帧中从第266行的中间开始的3行的期间是垂直同步脉冲期间。垂直同步信号分离电路11检测这种垂直同步脉冲期间，在它的开始定时输出垂直同步信号VS的脉冲。
图3是表示图1的AFC电路20的构成例的方框图。如图3所示，AFC电路20备有相位比较电路21、低通滤波器(以下，称为LPF)22、加法电路23、积分电路24和微分电路25。
这里，D＝2m(m是自然数)。相位比较电路21在垂直同步信号VS的脉冲定时对积分电路24的输出S进行取样，例如将从D/2减去取样值的结果输出到LPF22。LPF22例如是全积分型的LPF，只使在相位比较电路21的输出中，一定频率以下的成分通过，并输出到加法电路23。
加法电路23将LPF22的输出和常数X加起来，并将其结果输出到积分电路24。积分电路24能够计算位宽度m位，将加法电路23的输出累积加起来，将其结果S输出到相位比较电路21和微分电路25。
当积分电路24的输出S达到D/2时，微分电路25输出脉冲作为垂直同步信号AFCVS。微分电路25，例如，检测积分电路24的输出S的最上位(MSB)从“L”到“H”(“L”和“H”分别表示逻辑的低电位和高电位)变化的定时，并在该定时输出脉冲。
图4(a)是表示垂直同步信号VS的周期为恒定的期间T时，积分电路24图1的AFC电路20的工作的定时图。图4(b)是表示当垂直同步信号VS交替地重复2个周期T、T′时的，图1的AFC电路20的工作的定时图。
如图4(a)所示，当令垂直同步信号VS的周期为T时，因为积分电路24使它的计数值从0增加达到D-1，再次回到0的期间为T，所以最好使X＝D/(fs×T)。
相位比较电路21在垂直同步信号VS的定时对积分电路24的输出S进行取样。相位比较电路21将取样值与D/2的差分作为误差信号输出到LPF22。例如，在初始状态，当取样值没有达到值D/2时，误差信号为正值。
LPF22对误差信号进行平滑化，输出到加法电路23，加法电路23在LPF22的输出上加上常数X，输出到积分电路24。积分电路24在保持的积分值上加上加法电路23的输出，再输出到相位比较电路21。例如，当误差信号为正值时，因为积分电路24的输出S增加很大，所以输出S达到D/2的定时提前了。
这样，因为AFC电路20具有反馈环路，作为PLL电路进行工作，所以积分电路24的输出S重复过渡应答，最终如图4(a)所示，垂直同步信号VS与重复频率一致，并且相位同步。
当垂直同步信号VS的周期恒定时，垂直同步信号AFCVS与垂直同步信号VS同步。当垂直同步信号VS的脉冲突然发生失落时，因为相位比较电路21不对积分电路24的输出进行取样，所以LPF22和加法电路23的输出不变化。从而，在这种情形中，微分电路25输出的垂直同步信号AFCVS对失落的垂直同步信号VS的脉冲进行补偿。
又，垂直同步信号VS的周期大致恒定，但是当由于噪声等的影响，垂直同步信号VS的定时前后重复变动时，如果该变动与数个时钟脉冲相当很小，则相位比较电路21求得的取样值的偏离D/2的误差非常小。因为该误差不通过LPF22，所以对积分电路24的输入没有影响。从而，即便当垂直同步信号VS的定时发生微细变动时，垂直同步信号AFCVS也总是稳定的。
但是，如图4(b)所示，当垂直同步信号VS交替地重复2个周期T、T′时(周期T与T′之差与约数行扫描线的期间相当)，就会发生问题。即，当周期T与T′之差与积分电路24使输出S增加2α的期间相当时，在恒稳状态，相位比较电路21的取样值交替地重复D/2+α和D/2-α。因此，LPF22输出的误差信号经过平均化成为零。结果，作为微分电路25的输出的垂直同步信号AFCVS的平均重复频率与垂直同步信号VS一致，另一方面，垂直同步信号AFCVS的脉冲位置对于每个半帧交替地重复处于垂直同步信号VS的脉冲的前后。
所以，在垂直同步信号VS交替地重复2个周期T、T′的情形中，因为不能够用作为AFC电路20的输出的垂直同步信号AFCVS，所以需要对这种情形进行检测。
图5是表示图1的垂直同步信号相位检测电路30的构成例的方框图。图5的垂直同步信号相位检测电路30备有V周期计数器31、第1保持电路32、第1减法电路33、第1绝对值电路34、第2保持电路35、第2减法电路36、第2绝对值电路37、第1比较电路41、第2比较电路42、和逻辑电路43。
将垂直同步信号VS和频率fs的时钟CL输入到V周期计数器31。V周期计数器31继续对时钟CL的脉冲进行计数，将计数值输出到保持电路32和减法电路33。又，V周期计数器31，当输入垂直同步信号VS的脉冲时，使计数值复位到0，当计数值达到能够计数的最大数时，停止计数。保持电路32，当输入垂直同步信号VS的脉冲时，使与时钟CL同步地锁存V周期计数器31的输出D1，输入下一个垂直同步信号VS的脉冲，保持到进一步输入时钟CL的脉冲为止。保持电路32将保持的值输出到减法电路33。
减法电路33从V周期计数器31的输出D1减去保持电路32的输出D2，并输出到绝对值电路34。绝对值电路34求得减法电路33输出D3的绝对值，并输出到保持电路35、减法电路36和比较电路41。比较电路41比较绝对值电路34的输出D4和常数A的大小，将其结果P输出到逻辑电路43。比较电路41的输出P，例如，当D4＞A时为“1”，当其它情形时为“0”。保持电路35，当输入垂直同步信号VS的脉冲时，与时钟CL同步地锁存绝对值电路34的输出D4，输入下一个垂直同步信号VS的脉冲，保持到进一步输入时钟CL的脉冲为止。保持电路35将保持的值输出到减法电路36。
减法电路36从绝对值电路34的输出D4减去保持电路35的输出D5，并输出到绝对值电路37。绝对值电路37求得减法电路36输出D6的绝对值，并输出到比较电路42。比较电路42比较绝对值电路37的输出D7和常数B的大小，将其结果Q输出到逻辑电路43。比较电路42的输出Q，例如，当D7＞B时为“1”，当其它情形时为“0”。逻辑电路43进行比较电路41的输出P与比较电路42的输出Q之间的逻辑计算，将得到的结果作为判别信号DS进行输出。
图6是说明垂直同步信号相位检测电路30的各构成要素输出的值的图。我们参照图6说明垂直同步信号相位检测电路30的工作。这里，作为一个例子，使时钟脉冲频率(取样频率)fs＝27MHz，在与1行扫描线相当的期间和与1个半帧相当的期间，令使V周期计数器31增加的计数值分别为H＝1716，V＝450450。又，在图4(a)、(b)的周期T和T′中令使V周期计数器31增加的计数值分别为V、V+H，使V周期计数器31的位数为19位。
在能够取得垂直同步信号VS的周期中，具有如下所示的4种情形。这里，使输入到比较电路41的常数A满足0＜A＜H，使输入到比较电路42的常数B满足0＜B＜219-V-1。
(1)当垂直同步信号VS的周期恒定时
因为V周期计数器的输出D1为恒定值V，所以保持电路32的输出D2也为恒定值V。因此，减法电路33的输出D3，绝对值电路34的输出D4、保持电路35的输出D5、减法电路36输出D6、和绝对值电路37的输出D7全都为0。从而，P＝Q＝0。
(2)当垂直同步信号VS的周期大致恒定，但是***数个时钟脉冲时
D1持有偏离恒定值V的与数个时钟脉冲相当的误差α1，D2也持有相同程度的误差α2。因为作为D1与D2的差分的减法电路33的输出D3与恒定值V比较是很微小的，所以可以考虑D3≈0。因此，D4＝D5＝D6＝D7≈0。从而，P＝Q＝0。
(3)当垂直同步信号VS的脉冲失落时
因为对V周期计数器31不进行复位，所以输出D1停止在219-1。
因为保持电路32保持1个半帧前的值，所以D2＝V。因此，D3＝D4＝219-V-1。另一方面，因为保持电路35保持脉冲失落前的状态，D5＝0。因此，D6＝D7＝219-V-1。从而，P＝Q＝1。
(4)当垂直同步信号VS交替地重复2个周期T、T′时
因为当D1＝V+H，D2＝V时，D3＝V，当D1＝V，D2＝V+H时，D3＝-V，所以，无论哪个时候都有D4＝H。因此，D5＝H，D6＝D7＝0。从而，P＝1，Q＝0。
逻辑电路43求得比较电路41的输出P与使比较电路42的输出Q反转的信号的逻辑积，作为判别信号DS进行输出。这样一来，当判别信号DS为“1”时，能够检测出(4)的情形。
选择器12，当垂直同步信号相位检测电路30输出的判别信号DS为“0”时选择垂直同步信号AFCVS，当判别信号DS为“1”时，即当垂直同步信号VS交替地重复2个周期时选择垂直同步信号VS，作为垂直同步信号GVS进行输出。
这样，与本实施形态有关的垂直同步信号发生装置通常输出垂直同步信号AFCVS，当检测出垂直同步信号VS交替地重复2个周期时，代替垂直同步信号AFCVS输出垂直同步信号VS。因此，没有失落和混乱，总是能够得到与输入图象信号的亮度信号同步的垂直同步信号。
(第2实施形态)
图7是表示与本发明的第2实施例有关的图象信号处理装置的构成的方框图。图7的图象信号处理装置备有参照图1说明的垂直同步信号发生装置10、水平同步信号分离电路14和帧同步电路50。帧同步电路50备有写入控制电路51、读出控制电路52、Skip/Hold控制电路53、帧存储器54、55和选择器56。
将亮度信号输入到垂直同步信号发生装置10和水平同步信号分离电路14中。垂直同步信号发生装置10，如第1实施形态中说明的那样，产生没有失落和混乱，总是能够得到与输入图象信号的亮度信号同步的垂直同步信号GVS，并输出到写入控制电路51。水平同步信号分离电路14分离在输入的亮度信号的水平回线期间重叠的水平同步信号HS，并输出到写入控制电路51。
写入控制电路51，根据垂直同步信号GVS、水平同步信号HS和写入时钟脉冲WCL，生成到帧存储器54、55的写入地址W_ADD、写入许可信号W_ENA和写入选择信号W_SEL。写入控制电路51，当写入许可信号W_ENA有效时对写入时钟脉冲WCL进行计数，例如，将得到的计数值用作写入地址W_ADD。写入控制电路51将写入地址W_ADD和写入选择信号W_SEL输出到Skip/Hold控制电路53和帧存储器54、55，将写入许可信号W_ENA输出到帧存储器54、55。
将读出时钟脉冲RCL输入到读出控制电路52。读出控制电路52具有，对每一个帧周期，重复读出时钟脉冲RCL的计数的帧计数器(F计数器，图中未画出)、和对每一个帧周期，重复读出时钟脉冲RCL的计数的行计数器(H计数器，图中未画出)。F计数器和H计数器输出各自的计数值。
读出控制电路52，只当H计数器输出与图象信号的有效期间相当时，才使读出许可信号R_ENA有效。F计数器当读出许可信号R_ENA有效时进行计数。读出控制电路52读出F计数器的输出并作为读出地址R_ADD输出到Skip/Hold控制电路53和帧存储器54、55，将读出许可信号R_ENA输出到帧存储器54、55。
Skip/Hold控制电路53，当从帧存储器54、55读出1个帧信号时，为了由于地址超过引起的，不能读出上述1个帧以外的帧的信号，即，为为了读出的帧中图象不发生不连续，而生成控制读出的帧的Skip/Hold控制信号SH，输出到选择器56。Skip/Hold控制电路53通常每次读出帧时使Skip/Hold控制信号SH的电平反转。
将图象信号输入到帧存储器54、55。帧存储器54、55能够分别存储与图象信号的1个帧相当的数据。写入控制电路51，为了对于每一个帧交替地将图象信号写入到帧存储器54、55，而生成并输出写入选择信号W_SEL。当写入许可信号W_ENA有效时，在帧存储器54、55中，为了用写入选择信号W_SEL进行选择，将图象信号写入到写入地址W_ADD。
又，当读出许可信号R_ENA有效时，帧存储器54、55将读出地址R_ADD的数据输出到选择器56。选择器56按照Skip/Hold控制信号SH，在帧存储器54、55的输出中，选择任何一方，作为完全取得帧同步的标准图象信号进行输出。
下面，我们说明这样构成的图象信号处理装置的工作。
图8(a)是表示输入到图7的输入帧同步电路50的图象信号、垂直同步信号GVS、和水平同步信号HS的定时例的曲线图。图8(b)是表示图7的写入控制电路51输出的信号例的曲线图。图8(c)是表示图7的读出控制电路52输出的信号例的曲线图。
在图8(b)、(c)中，纵轴分别表示写入地址W_ADD、读出地址R_ADD、F计数器输出和H计数器输出的值。又，由图象信号的画阴影线的输入长方形显示的期间表示图象信号的有效期间。
写入控制电路51，将垂直同步信号GVS作为基准，检测各帧的图象信号的开始行，根据水平同步信号HS检测图象信号的有效期间，只在该有效期间使到帧存储器的写入许可信号W_ENA有效(这里例如使它为“H”)。又，因为帧同步电路50备有2个帧存储器54、55，所以写入控制电路51生成写入选择信号W_SEL，选择要写入哪个帧存储器。
写入控制电路51在奇数半帧的垂直同步信号GVS的定时对到帧存储器54、55的写入地址W_ADD进行初始化，每次输入写入时钟脉冲WCL时，只在有效期间使写入许可信号W_ENA顺次地增加。在消隐期间不增加写入地址W_ADD地保持写入地址W_ADD，但是在图8(b)中简略化地表示为直线。
在图8(c)中，当H计数器输出与图象信号的有效期间相当时，读出控制电路52使读出许可信号R_ENA有效(这里例如使它为“H”)。读出控制电路52从帧存储器读出读出地址R_ADD，只在读出许可信号R_ENA有效期间使读出地址R_ADD顺次地增加。在消隐期间不增加读出地址R_ADD地保持读出地址R_ADD，但是在图8(c)中简略化地表示为直线。
在帧同步电路50中，独立地非同步地进行写入工作和读出工作。因此，存在着写入工作超过读出工作的情形，即，在还没有进行读出的地址中写入新的数据的情形、和读出工作超过写入工作的情形，即，读出还没有进行新的写入的地址的数据的情形。
图9(a)是用于说明当写入工作超过读出工作时，图7的Skip/Hold控制电路53的工作的曲线图。直到写入控制电路51例如对于帧存储器54结束第n个(n为整数)帧的写入，读出控制电路52已经从同一个帧存储器54读出第n-2个帧并结束该读出。同样，直到写入控制电路51对于帧存储器55结束第n+1个帧的写入，读出控制电路52已经从同一个帧存储器55读出第n-1个帧并结束该读出。可是，当读出下一个第n个帧时，写入地址W_ADD超过读出地址R_ADD。
这时，在读出第n个帧的工作结束前，已经结束了第n+2个帧的写入。这样一来，读出第n个帧直到发生这种地址的超过为止，在发生地址的超过后，读出对于该帧的数据写上的第n+2个帧的数据。因此，在读出的帧中图象发生不连续。
Skip/Hold控制电路53，从写入地址W_ADD和读出地址R_ADD的变化倾向，预测是否发生地址的超过。例如，当读出第n-2个帧和第n-1个帧并结束时求得写入地址W_ADD和读出地址R_ADD之差。而且，能够从这个差的变化，预测当读出第n个帧时，写入地址W_ADD是否超过读出地址R_ADD。
Skip/Hold控制电路53，当读出第n个帧时，当预测写入到存储该帧的帧存储器，并且发生地址超过时，使Skip/Hold控制信号SH的电平不变。这样一来，选择器56，因为不切换输入，所以飞越第n个帧，选择第n+1个帧(即，进行跳过(skip))。
因为将第n+1个帧写入与第n+2个帧不同的帧存储器中，所以即便发生地址超过也没有问题。这样，在读出第n个帧的数据中，读出写在该帧的数据上的第n+2个帧的数据，能够防止在帧中图象发生不连续。
图9(b)是用于说明当读出工作超过写入工作时，图7的Skip/Hold控制电路53的工作的曲线图。直到读出控制电路52例如从帧存储器54读出第n个帧并结束该读出，写入控制电路51对于同一个帧存储器54已经写入第n个帧并结束该写入。同样，直到读出控制电路52从帧存储器55读出第n+1个帧并结束该读出，写入控制电路51对于同一个帧存储器55已经写入第n+1个帧并结束该写入。可是，当读出下一个第n+2个帧时，读出地址R_ADD超过写入地址W_ADD。
这时，在第n+2个帧的写入结束前，先结束了读出第n+2个帧的工作。这样一来，读出第n+2个帧，直到发生这种地址超过为止，在发生地址超过后，还根据第n+2个帧的数据，读出没有写上的第n个帧的数据。因此，在读出的帧中，图象发生不连续。
Skip/Hold控制电路53从写入地址W_ADD和读出地址R_ADD的变化倾向，预测是否发生地址超过。例如，当结束第n个和第n+1个帧的读出时求得数据写入地址W_ADD和读出地址R_ADD之差。而且，从该差的变化，能够预测当读出第n+2个帧时，读出地址R_ADD是否超过写入地址W_ADD。
Skip/Hold控制电路53，当读出第n+2个帧时，写入存储该帧的帧存储器，并且当预测发生地址超过时，不使Skip/Hold控制信号SH的电平发生变化。这样一来，选择器56，因为不切换输入，所以再次选择(即，保持)第n+1个帧而不是第n+2个帧。
因为将第n+1个帧写入与第n+2个帧不同的帧存储器，所以即便发生地址超过也没有问题。这样，在读出第n+2个帧的数据中，根据该帧的数据读出写上前的第n个帧的数据，能够防止在帧中不连续地形成图象。
这样，当根据图7的图象信号处理装置，在写入地址W_ADD变化的速度与读出地址R_ADD变化的速度不同的情形中，当从帧存储器读出1个帧的信号时，能够实现由于地址超过引起的，不能读出上述1个帧以外的帧的信号。所以，能够实现在读出的帧中不会不连续地形成图象。
图10(a)是表示图7的存储在帧存储器54和55中的图象信号的写入状态的说明图。这里，输入的图象信号是NTSC制式的信号，使亮度信号(Y)和2个色差信号(Cr，Cb)在27MHz的时钟脉冲以Y∶Cr∶Cb＝4∶2∶2的比例进行多重化。这时，图象信号的1个帧标准地由水平方向的1716个取样，垂直方向的525行的数据构成。其中，图象信号的有效期间的数据在水平方向为1440个取样，在垂直方向为480行。
现在我们参照图7、图10(a)，说明帧存储器54和55的工作。首先，根据写入选择信号W_SEL，选择帧存储器54作为写入存储器。当到了图象信号的有效期间，写入控制电路51使写入许可信号W_ENA信号有效，顺序地增加写入地址W_ADD，将图象信号数据以Cr，Y，Cb，Y的顺序写入帧存储器54。当写入与1440个取样相当的数据时，写入控制电路51使写入许可信号W_ENA信号无效，使写入地址W_ADD处于保持状态。
经过水平回线期间到了图象信号的下一个有效期间时，写入控制电路51再次使写入许可信号W_ENA有效，更新写入地址W_ADD开始写入。而且，当结束与1个帧相当的(1440×480个取样)的数据的写入时，写入控制电路51使写入选择信号W_SEL的电平变化，选择帧存储器55作为写入存储器。此后，与帧存储器54的情形相同，将图象信号的下一个帧的数据写入帧存储器55。
读出控制电路52与H计数器输出相应使读出许可信号R_ENA有效，顺序地增加读出地址R_ADD，以Cr，Y，Cb，Y的顺序读出图象信号的数据。
这里，如图4(b)所示，说明垂直同步信号VS交替地重复2个周期T、T′的情形。图10(b)是表示代替图1的垂直同步信号发生装置10，用图23的已有的垂直同步信号发生装置时的，图象信号处理装置输出的图象的说明图。图10(c)是表示图7的图象信号处理装置输出的图象的说明图。
当用图23的已有的垂直同步信号发生装置输出的垂直同步信号时，写入控制电路51，将周期大致恒定的垂直同步信号作为基准求得图象信号的有效期间的开始位置，生成写入许可信号W_ENA，将图象信号的数据写入帧存储器。因此，以奇数半帧和偶数半帧写入的地址发生与数行相当的偏离，当原封不动地读出时，如图10(b)所示，交替地显示出上下偏离的图象。
与此相对，在与本实施形态有关的图象信号处理装置中，在这种情形中，垂直同步信号发生装置10代替垂直同步信号AFCVS选择垂直同步信号VS作为垂直同步信号GVS进行输出。因此，在奇数半帧、偶数半帧的任何一个中，也能够正确地求得图象信号的有效期间的开始位置，如图10(c)所示，能够得在半帧之间没有偏离，总是取得帧同步的图象信号。
此外，写入时钟脉冲WCL和读出时钟脉冲RCL也可以是独立的不同的时钟脉冲，也可以是同一个时钟脉冲。
(第2实施形态的变形例)
图11是表示与第2实施例的变形例有关的图象信号处理装置的构成的方框图。图11的图象信号处理装置是在图7的图象信号处理装置中代替帧同步电路50备有帧同步电路60的装置。因为垂直同步信号发生装置10和水平同步信号分离电路14与图7的图象信号处理装置的相同，所以省略对它们的说明。图11的帧同步电路60备有写入控制电路61、读出控制电路62、Skip/Hold控制电路63、帧存储器64、行存储器65和选择器66。
写入控制电路61除了不生成写入选择信号W_SEL外，大致与写入控制电路51相同。写入控制电路61，根据垂直同步信号GVS、水平同步信号HS和写入时钟脉冲WCL，生成到帧存储器64的写入地址W_ADD、和写入许可信号W_ENA。写入控制电路61将写入地址W_ADD输出到Skip/Hold控制电路63，将写入许可信号W_ENA输出到帧存储器64。
将读出时钟脉冲RCL输入到读出控制电路62。读出控制电路62与读出控制电路52相同，将F计数器的输出作为读出地址R_ADD输出到Skip/Hold控制电路63和帧存储器64，将读出许可信号R_ENA输出到帧存储器64。
Skip/Hold控制电路63，当从帧存储器64读出1个帧的信号时，为了由于地址超过引起的，不能读出上述1个帧以外的帧的信号，即，在读出的帧中图象不发生不连续，而生成控制输入到帧存储器64的Skip/Hold控制信号SH，输出到选择器66。
将图象信号输入行存储器65。行存储器65例如能够存储与图象信号的20行相当的数据(也包含图象信号的有效期间以外的数据)，作为先输出先前输入的信号的FIFO缓冲器进行工作。换句话说，行存储器65只使输入的图象信号延迟与20行相当的时间，输出到选择器66。又，将图象信号直接输入到选择器66。此外，行存储器65的容量不限于与20行相当。
选择器66按照Skip/Hold控制信号SH，选择图象信号和行存储器65的输出中的任何一方，输出到帧存储器64。这里，选择器66，当Skip/Hold控制信号SH为“L”时选择图象信号，当为“H”时选择行存储器65的输出。
帧存储器64，当写入许可信号W_ENA有效时，将选择器66的输出存储在写入地址W_ADD中。又，当读出许可信号R_ENA有效时，帧存储器64读出读出地址R_ADD的数据，作为标准图象信号进行输出。
图12(a)是用于说明当写入工作超过读出工作时，图11的Skip/Hold控制电路63的工作的曲线图。图12(b)是用于说明当读出工作超过写入工作时，图11的Skip/Hold控制电路63的工作的曲线图。即便在帧同步电路60中，也相互非同步地进行写入工作和读出工作。
图13是表示图11的帧同步电路60中的处理流程的操作程序图。现在我们参照图12(a)、(b)和图13，说明帧同步电路60的工作。
首先，在步骤S20，Skip/Hold控制电路63使Flag＝0，写入控制电路61使写入地址W_ADD＝0。在步骤S21，写入控制电路61使写入许可信号W_ENA有效，将选择器66的输出写入帧存储器64的写入地址W_ADD(使SH＝0)。在步骤S22，写入控制电路61使写入地址W_ADD只增加1。
在步骤S23，Skip/Hold控制电路63判断是否Flag＝1。当Flag＝1时行进到步骤S31，除此以外时行进到步骤S24。在步骤S24，Skip/Hold控制电路63判断是否写入地址W_ADD＝MAX+1。当满足该式时行进到步骤S25，除此以外时回到步骤S21。这里，MAX是写入地址W_ADD通常能够取得的最大值，例如在NTSC制式的信号的情形中，MAX＝1716×525。
在图12(a)、(b)中，因为比MAX-20多行大的地址的区域与图象信号的有效期间外相当，所以将该区域的数据写入到帧存储器64。
在步骤S25，Skip/Hold控制电路63使写入地址W_ADD＝0。在步骤S26，Skip/Hold控制电路63判断读出地址R_ADD是否满足不到20行或比MAX-20行大的条件。20行的地址，例如在NTSC制式的信号的情形中，为1716×20。这里，取20行是因为行存储器65的容量与20行相当。当满足条件时行进到步骤S27，当不满足条件时回到步骤S21。
在步骤S27，Skip/Hold控制电路63使Flag＝1回到步骤S21。Flag＝1的情形表示写入地址W_ADD与读出地址R_ADD之差小，写入工作超过读出工作，或读出工作超过写入工作的可能性高。
在步骤S31，Skip/Hold控制电路63判断是否Skip/Hold控制信号SH＝0(即，“L”)。当SH＝0时，即当选择器66选择图象信号时行进到步骤S32，除此以外时回到步骤S35。在步骤S32，Skip/Hold控制电路63判断是否写入地址W_ADD＝MAX。当满足该式时行进到步骤S33，除此以外时回到步骤S21。
Skip/Hold控制电路63，在步骤S33，使写入地址W_ADD＝MAX-20行，在步骤S34，使Flag＝0，SH＝1(即“H”)，回到步骤S21。即，选择器66选择行存储器65的输出。因为行存储器65的输出比图象信号延迟与20行相当的时间，所以写入地址W_ADD与20行相当地变小(请参照在图12(a)中的帧n+3的写入结束时和在图12(b)中的帧n+5的写入结束时)。
在步骤S35，Skip/Hold控制电路63判断是否写入地址W_ADD＝MAX-20行。当满足该式时行进到步骤S36，除此以外时回到步骤S21。Skip/Hold控制电路63，在步骤S36，使写入地址W_ADD＝0，在步骤S37，使Flag＝0，SH＝0，回到步骤S21。即，选择器66选择图象信号。因为图象信号与行存储器65的输出比较前进了20行，所以使写入地址W_ADD＝0。这与写入地址W_ADD前进20行相等(请参照在图12(a)中的帧n+6的写入结束时和在图12(b)中的帧n+2的写入结束时)。因为比MAX-20行大的地址的区域与图象信号的有效期间外相当，所以不将该区域的数据写入到帧存储器64。从而，即便使写入地址W_ADD＝0也不会影响显示。
如图12(a)所示，在写入地址W_ADD＝0的增加速度比读出地址R_ADD＝0快的情形中，当使写入地址W_ADD前进与20行相当的行时(当帧n+6的写入结束时)，写入地址W_ADD＝0超过读出地址R_ADD。这样一来，从帧存储器64读出帧n+7(使跳过帧n+6)。
如图12(b)所示，在读出地址R_ADD的增加速度比写入地址W_ADD快的情形中，当写入地址W_ADD与20行相当地变小时(当帧n+5的写入结束时)，读出地址R_ADD超过写入地址W_ADD。这样一来，从帧存储器64再读出帧n+5(保持帧n+5)。
这样，如果根据图11的图象信号处理装置，则在写入地址W_ADD的变化速度与读出地址R_ADD变化的速度不同，发生地址超过的情形中，当从帧存储器64读出1个帧的信号时，能够不读出由于地址超过引起的，上述1个帧以外的帧的信号。所以，能够实现在读出的帧中不会不连续地形成图象。
此外，在图11的图象信号处理装置中，选择图象信号和行存储器65的输出中任何一个写入帧存储器64，但是也可以将帧存储器64的输出作为行存储器的输入，也可以选择帧存储器64的输出和行存储器的输出中的任何一个作为标准图象信号进行输出。这时，在Skip/Hold控制电路中，最好能够同样地控制读出地址R_ADD而不是写入地址W_ADD。
又，在第2实施形态和第2实施形态的变形例中，我们说明了当写入地址W_ADD和读出地址R_ADD从0顺序地增加，达到最大值时回到0的变化，但是如果写入地址W_ADD和读出地址R_ADD中任何一个以同样的顺序变化，则也可以以除此之外的顺序变化。例如，也可以从最大值顺序地减少，达到0后回到最大值那样地进行变化。
(第3实施形态的变形例)
图14是表示与第3实施形态的变形例有关的图象信号处理装置的构成的方框图。图14的图象信号处理装置备有垂直同步信号发生装置10、水平同步信号分离电路14、帧同步电路50和数据多重电路100。因为垂直同步信号发生装置10与在第1实施形态中说明的相同，水平同步信号分离电路14和帧同步电路50与在第2实施形态中说明的相同，所以省略对它们的详细说明。
将作为帧同步电路50的输出的标准图象信号、H计数器输出和F计数器输出输入到数据多重电路100，并且将读出时钟脉冲RCL输入到数据多重电路100。数据多重电路100在作为帧同步电路50的输出的标准图象信号上附加以数字图象信号标准规定的数据组，输出完全按照标准的标准图象数据。
这里，作为帧同步电路50的输出的标准图象信号是NTSC制式的信号，使亮度信号Y和2个色差信号Cr，Cb在27MHz的读出时钟脉冲以Y∶Cr∶Cb＝4∶2∶2的比例进行多重化。亮度信号Y和2个色差信号Cr，Cb分别是8位的数据。这时，图象信号的1个帧由水平方向的1716个取样，垂直方向的525行构成。其中，图象信号的有效期间的数据在水平方向为1440个取样，在垂直方向为480行。
又，图14的图象信号处理装置输出的标准图象数据是按照，例如，数字图象信号标准Rec.ITU-R BT.656-2(以下，称为Rec.656)的数据。
图15(a)是表示数字图象信号标准Rec.656中的与1行相当的1716个数据的说明图。1行具有从前头开始的结束标记数据(EAV)4T、消隐数据268T、开始标记数据(SAV)4T和有效图象数据1440T的期间(T表示在27MHz进行取样时的取样周期)。消隐数据作为亮度信号为10h(h用16进制表示)，作为色差信号为80h。在垂直回线期间，有效图象数据也是80h(色差)和10h(亮度)的重复。
图15(b)是关于数字图象信号标准Rec.656中的EAV和SAV的说明图。EAV和SAV随着行的不同数据不同，在NTSC制式中图15(b)所示的数据适用于1～525行。
F计数器从垂直方向的行号码1到525进行巡回并计数，H计数器从水平方向的数据号码1到1716进行巡回并计数。帧同步电路50输出的标准图象信号与F计数器输出和H计数器输出完全同步。数据多重电路100对F计数器输出和H计数器输出进行解码，例如EAV、SAV和消隐数据的期间选择存储在ROM(Read-only memory(只读存储器))表中的固定值，有效图象期间选择标准图象信号进行输出。
这样，如果根据图14的图象信号处理电路，则能够用极其简单的电路构成得到完全按照数字图象信号标准的标准图象数据。
此外，也可以代替图7的帧同步电路50用图11的帧同步电路60。
(第4实施形态)
图16是表示与第4实施形态有关的图象信号处理装置的构成的方框图。图16的垂直同步信号发生装置110备有垂直同步信号分离电路11、AFC电路120、垂直同步信号检测电路130和选择器12。
输入到图16的垂直同步信号发生装置110的亮度信号是从NTSC制式的图象信号分离出的信号，将频率fs的时钟脉冲输入到垂直同步信号分离电路11、AFC电路120、垂直同步信号检测电路130和选择器12。
垂直同步信号分离电路11分离在它的垂直回线期间重叠在输入的亮度信号上的第1垂直同步信号VS，输出到AFC电路120、垂直同步信号检测电路130和选择器12。AFC电路120备有PLL电路，与垂直同步信号VS大致同步，生成与垂直同步信号VS的平均重复频率相当的重复频率的第2垂直同步信号AFCVS2，输出到选择器12。垂直同步信号检测电路130将与垂直同步信号VS的状态相应的判别信号DS2输出到选择器12。选择器12与该判别信号DS2相应，选择垂直同步信号VS和垂直同步信号AFCVS2中的任何一个，作为垂直同步信号GVS2进行输出。
图17是表示图16的AFC电路的构成例的方框图。如图17所示，AFC电路120备有相位比较电路21、LPF22、122、加法电路23、积分电路24、微分电路25和选择器(滤波器选择器)126。
相位比较电路21是参照图3说明了的电路，在垂直同步信号VS的脉冲定时对积分电路24的输出S进行取样，例如将从值D/2减去取样值的结果作为相位误差信号PE输出到LPF22、122和垂直同步信号检测电路130。
LPF22、122例如是全积分型的LPF。LPF22只使在相位比较电路21的输出中，一定频率以下的成分通过，并输出到选择器126。LPF122只使在相位比较电路21的输出中，比LPF22高的一定频率以下的成分通过，并输出到选择器126。即，LPF122的过渡应答比LPF22的快。
将判别信号DS2作为控制信号输入到选择器126。选择器126按照判别信号DS2，选择LPF22的输出和LPF122的输出中的任何一个，输出到加法电路23。因为加法电路23、积分电路24和微分电路25与参照图3说明了的电路相同，所以我们省略关于它们的详细说明。微分电路25将得到的垂直同步信号AFCVS2输出到选择器12。
如接通电源时、切换场面时，切换输入的图象信号时等那样，当垂直同步信号VS的相位与垂直同步信号AFCVS的相位之差变大时，选择器126按照判别信号DS2，选择过渡应答比LPF22快的LPF122的输出，希望垂直同步信号AFCVS2的相位极快地接近垂直同步信号VS的相位。
可是，在垂直同步信号VS的周期大致恒定，但是当由于噪声等的影响，垂直同步信号VS的定时前后重复变动的情形等中，即便该变动与数个时钟脉冲相当很小，也通过LPF22将相位比较电路21输出的相位误差信号PE输入到积分电路24。所以，垂直同步信号AFCVS2变得不稳定。在这种情形中，选择器126按照判别信号DS2，选择过渡应答比LPF122慢的LPF22的输出，需要引入对垂直同步信号AFCVS2稳定的同步。
因为选择器126进行这样的选择，所以最好使垂直同步信号检测电路130输出表示垂直同步信号AFCVS2处于闭锁状态或锁住状态的判别信号DS2。
这里，所谓的闭锁(lockout)状态是表示垂直同步信号VS的相位和垂直同步信号AFCVS2的相位处于偏离状态的状态，指的是在所定长度的期间相位误差信号PE在所定的闭锁电平以上的情形。又，所谓的锁住(lockin)状态是表示垂直同步信号VS的相位和垂直同步信号AFCVS2的相位不处于偏离状态的状态，指的是在所定长度的期间相位误差信号PE在所定的锁住电平(例如与1H相当的值)以下的情形。
图18是表示图16的垂直同步信号相位检测电路130的构成例的方框图。如图18所示，垂直同步信号检测电路130备有绝对值电路131、保持电路132、闭锁比较电路133、闭锁计数器134、闭锁判别电路135、锁住比较电路136、锁住计数器137、锁住判别电路138、和逻辑电路139。
将相位比较电路21输出的相位误差信号PE输入到绝对值电路131。又，将垂直同步信号VS和频率fs的时钟脉冲CL输入到保持电路132、闭锁计数器134和锁住计数器137。
绝对值电路131求得相位误差信号PE的绝对值Z，输出到保持电路132。当将垂直同步信号VS的脉冲输入到保持电路132时，与时钟脉冲CL同步地锁存绝对值电路131的输出Z，输入垂直同步信号VS的下一个脉冲，并保持到进一步输入时钟CL的脉冲为止。保持电路132将保持的值Y1输出到闭锁比较电路133和锁住比较电路136。
闭锁比较电路133比较保持电路132的输出Y1和常数E，将其结果输出到闭锁计数器134。闭锁比较电路133的输出，例如，当Y1≥E时为“1”，在其它情形时为“0”。
闭锁计数器134，当输入垂直同步信号VS的脉冲和闭锁比较电路133的输出为“1”(Y1≥E)时，与时钟脉冲CL同步地进行计数，输入垂直同步信号VS的下一个脉冲，并保持到进一步输入时钟CL的脉冲为止。闭锁计数器134，当它的计数值Y2达到能够计数的最大数时，停止计数。又，闭锁计数器134，当输入垂直同步信号VS的脉冲，闭锁比较电路133的输出为“0”(Y1＜E)时，与时钟CL同步地将计数值复位到“0”。闭锁计数器134将计数值Y2输出到闭锁判别电路135。
闭锁判别电路135比较闭锁计数器134的计数值Y2和常数F。闭锁判别电路135，例如，求得当Y2≥F时为“1”，在其它情形时为“0”的闭锁信号作为比较结果。进一步，闭锁判别电路135对闭锁信号进行微分，生成表示它的脉冲前沿的定时的闭锁微分脉冲Y3并输出到逻辑电路139。
锁住比较电路136比较保持电路132的输出Y1和常数G，将其结果输出到锁住计数器137。锁住比较电路136的输出，例如，当Y1≤G时为“1”，在其它情形时为“0”。
锁住计数器137，当输入垂直同步信号VS的脉冲和锁住比较电路136的输出为“1”(Y1≤G)时，与时钟脉冲CL同步地进行计数，输入垂直同步信号VS的下一个脉冲，并保持到进一步输入时钟CL的脉冲为止。锁住计数器137，当它的计数值Y4达到能够计数的最大数时，停止计数。又，锁住计数器137，当输入垂直同步信号VS的脉冲和锁住比较电路136的输出为“0”(Y1＞G)时，与时钟脉冲CL同步地将计数值复位到“0”。锁住计数器137将计数值Y4输出到锁住判别电路138。
锁住判别电路138比较锁住计数器137的计数值Y4和常数J。锁住判别电路138，例如，求得当Y4≥J时为“1”，在其它情形时为“0”的锁住信号作为比较结果。进一步，锁住判别电路138对锁住信号进行微分，生成表示它的脉冲前沿的定时的锁住微分脉冲Y5并输出到逻辑电路139。
逻辑电路139在闭锁判别电路135的输出Y3和锁住判别电路138的输出Y5之间进行逻辑计算，将得到的结果作为判别信号DS2进行输出。即，逻辑电路139从闭锁判别电路135输入闭锁微分脉冲Y3时将“1”作为判别信号DS2进行输出，从锁住判别电路138输入锁住微分脉冲Y5时将“0”作为判别信号DS2进行输出。例如，逻辑电路139是置位-复位触发器，根据闭锁微分脉冲Y3进行置位，根据锁住微分脉冲Y5进行复位。
图19是表示当垂直同步信号VS相位发生大的偏离时，由垂直同步信号相位检测电路130生成闭锁微分脉冲的定时图。图20是表示当在垂直同步信号VS中加入噪声时垂直同步信号相位检测电路130的工作的定时图。我们参照图17～图20说明垂直同步信号相位检测电路130的工作。
在本实施形态中，作为一个例子，使时钟脉冲频率(取样频率)fs＝27MHz，令恒稳状态的垂直同步信号VS的周期为T，相位发生大的偏离时的垂直同步信号VS的间隔为T″，常数F为“2”。又，使AFC电路120处于恒稳状态，令AFC电路120输出的垂直同步信号AFCVS2的周期也为T。使闭锁计数器134的计数值T2为“0”，选择器126选择过渡应答慢的LPF22的输出。
当使AFC电路120输出的相位误差信号PE例如具有36位的宽度时，绝对值电路131的输出Z取得-235～+235-1的范围内的值。这时，常数E，G的值分别为例如09c000000h，04e000000h。
我们说明，如图19所示，因为接通电源和切换场面时等，垂直同步信号VS的间隔暂时为“T”的情形。这时，相位比较电路21求得作为在垂直同步信号VS和垂直同步信号AFCVS2之间的相位差的相位误差信号PE并进行输出。
绝对值电路131求得相位误差信号PE的绝对值Z并输出到保持电路132。保持电路132在垂直同步信号VS的定时锁存绝对值电路131的输入Z，进行保持并输出(值Y1)。
因为保持电路132的输出Y1比闭锁电平E大，所以闭锁比较电路133将“1”输出到闭锁计数器134。因为闭锁比较电路133的输出为“1”，所以闭锁计数器134输入垂直同步信号VS并进行计数，输出“1”。
因为AFC电路120与相位误差信号PE相应地使垂直同步信号AFCVS2的定时接近垂直同步信号VS的定时，所以相位误差信号PE的绝对值逐渐变小。但是，当输入垂直同步信号VS的下一个脉冲时，也令Y1≥E时，闭锁计数器134进一步进行计数，将“2”作为计数值Y2输出到闭锁判别电路135。当计数值Y2例如为“2”时，闭锁计数器134不进行在它以上的计数。
因为计数值Y2与常数F的值相等为“2”，所以闭锁判别电路135判别处于闭锁状态，使闭锁信号为“1”。因为闭锁信号从“0”变到“1”，所以闭锁判别电路135将闭锁微分脉冲Y3输出到逻辑电路139，逻辑电路139输出判别信号DS2作为“1”。这样一来，因为选择器126选择过渡应答快的LPF122的输出，所以AFC电路120的应答变快，绝对值电路131输出的绝对值Z的变化变快。
此后，当Y1＜E时，因为闭锁比较电路133的输出为“0”，所以闭锁计数器134使计数值Y2复位到“0”。闭锁判别电路135判别不处于闭锁状态，使闭锁信号为“0”。保持电路132的输出Y1继续向“0”减少。
这样，因为检测闭锁状态和使AFC电路120的应答变快，所以垂直同步信号AFCVS2的定时极快地与垂直同步信号VS的定时一致。
下面我们说明如图20所示，在垂直同步信号VS中加上噪声，垂直同步信号VS的相位瞬间发生大的偏离的情形。这时，保持电路132的输出Y1瞬间成为大的值。但是，因为当除去噪声部分时并不改变恒稳状态，垂直同步信号VS的周期为T，所以AFC电路120输出的垂直同步信号AFCVS2的定时也没有大的变化，相位误差信号PE极快地收敛到“0”。
闭锁计数器134进行计数，使计数值Y2为“1”，但是此后，因为Y1＜E，所以被复位。从而，因为闭锁判别电路135不能检测出处于闭锁状态，不使闭锁信号变化，所以也不产生闭锁微分脉冲Y3。因为垂直同步信号发生装置110选择垂直同步信号AFCVS2作为垂直同步信号GVS2继续进行输出，所以垂直同步信号GVS2几乎不受噪声的影响。
如果常数F的值为“1”，则在垂直同步信号VS中加上噪声时，因为闭锁判别电路135判别处于闭锁状态，所以垂直同步信号发生装置110选择加上了噪声垂直同步信号VS作为垂直同步信号GVS2进行输出。为了不受噪声的影响，需要使常数F在“2”以上。
图21是表示当垂直同步信号VS相位发生大的偏离时，由垂直同步信号相位检测电路130生成锁住微分脉冲的定时图。这里，作为一个例子，令常数J为“7”。我们说明与图19的情形相同，垂直同步信号VS的间隔暂时为“T”的情形。保持电路132的输出Y1 与图19的情形相同。
令锁住计数器137的计数值为“7”。当垂直同步信号VS的间隔成为“T”，保持电路132的输出Y1变得在锁住电平G以上时，锁住比较电路136将“0”输出到锁住计数器137。因为锁住比较电路136的输出为“0”，所以锁住计数器137进行复位，将“0”作为计数值Y4进行输出。因为计数值Y4比常数J的值“7”小，所以锁住判别电路138检测出不处于锁住状态，使锁住信号为“0”。
因为AFC电路120与相位误差信号PE相应地使垂直同步信号AFCVS2的定时接近垂直同步信号VS的定时，所以相位误差信号PE的绝对值逐渐变小。而且，当Y1＜G时，每当输入垂直同步信号VS的脉冲时，锁住计数器137进行计数，将计数值Y4输出到到锁住判别电路138。当计数值Y4例如成为“7”时，锁住计数器137不进行在它以上的计数。
因为计数值Y4与常数J的值相等为“7”，所以锁住判别电路138检测出处于锁住状态，使锁住信号为“1”。因为锁住信号从“0”变到“1”，所以锁住判别电路138将锁住微分脉冲Y5输出到逻辑电路139，逻辑电路139使判别信号DS2为“0”进行输出。这样一来，因为选择器126选择过渡应答慢的LPF22的输出，所以AFC电路120的工作稳定。因为判别信号DS2成为“0”，所以图16的选择器12选择AFC电路120输出的垂直同步信号AFCVS2，将它作为垂直同步信号GVS2进行输出。
这样，因为检测出处于锁住状态和用过渡应答慢的LPF22，所以能够使垂直同步信号AFCVS2稳定。
图22是表示图18的逻辑电路139工作的定时图。现在，垂直同步信号VS的相位发生大的偏离，继续相位误差信号PE大的状态，闭锁判别电路135判别处于闭锁状态，输出闭锁微分脉冲Y3，逻辑电路139使判别信号DS2为“1”。因为判别信号DS2为“1”，所以垂直同步信号发生装置110的选择器12选择垂直同步信号VS，作为垂直同步信号GVS2进行输出。从而，能够得到输入的亮度信号之间没有相位偏离的垂直同步信号GVS2。
因为判别信号DS2为“1”，所以AFC电路120的选择器126选择过渡应答快的LPF122的输出。因此，垂直同步信号AFCVS2的相位急速地接近垂直同步信号VS的相位，相位误差信号PE变小。
当继续相位误差信号PE小的状态时，锁住判别电路138输出锁住微分脉冲Y5，逻辑电路139使判别信号DS2为“0”。因为判别信号DS2为“0”，所以垂直同步信号发生装置110的选择器12选择垂直同步信号AFCVS2，作为垂直同步信号GVS2进行输出。这时，因为垂直同步信号AFCVS2与垂直同步信号VS的相位差非常小，所以当选择器12进行切换时垂直同步信号GVS2不会发生混乱。
因为判别信号DS2为“0”，所以AFC电路120的选择器126选择过渡应答慢的LPF22的输出。因此，输出垂周期稳定的直同步信号AFCVS2作为垂直同步信号GVS2。
这样，与本实施形态有关的垂直同步信号发生装置通常输出垂直同步信号AFCVS，当接通电源时和切换场面时等，当检测出垂直同步信号VS和垂直同步信号AFCVS2之间的相位偏离时，代替垂直同步信号AFCVS2输出垂直同步信号VS。因此，能够得到通常周期稳定，没有脉冲失落的垂直同步信号。又，当垂直同步信号VS的相位与垂直同步信号AFCVS2的相位处于偏离状态时，因为用过渡应答快的LPF，能够极快地对垂直同步信号AFCVS2引入同步。
在以上的实施形态中，我们说明了图象信号是NTSC制式的情形，但是本发明也同样能够应用其它制式的图象信号。

Claims (9)

1.垂直同步信号发生装置，其特征是：备有
分离输入亮度信号的垂直同步信号，作为第1垂直同步信号输出的垂直同步信号分离电路、
输入上述第1垂直同步信号，生成并输出具有与上述第1垂直同步信号的平均重复频率相当的重复频率的第2垂直同步信号的自动频率控制电路、
检测上述第1垂直同步信号是否交替地重复2个周期，将该检测结果作为判别信号输出的垂直同步信号相位检测电路、和
将上述第1和第2垂直同步信号作为输入，当上述判别信号表示上述第1垂直同步信号交替地重复2个周期时选择上述第1垂直同步信号，当其它情形时选择上述第2垂直同步信号，并输出的选择器。
2.权利要求1所述的垂直同步信号发生装置，其特征是：其中
上述自动频率控制电路备有
将输入值累积相加起来的m位(m是自然数)的积分电路、
在上述第1垂直同步信号的定时对上述积分电路的输出进行取样，输出取样值与所定值的差分的相位比较电路、
使上述相位比较电路的输出中的低频成分通过的低通滤波器、
将上述低通滤波器的输出和常数加起来输出到上述积分电路的加法电路、和
对上述积分电路的最上位进行微分，在得到的边沿的定时输出上述第2垂直同步信号的微分电路。
3.权利要求1所述的垂直同步信号发生装置，其特征是：其中
上述垂直同步信号相位检测电路备有
复位在上述第1垂直同步信号的，输出对时钟脉冲的脉冲数进行计数得到的计数值的V周期计数器、
与上述第1垂直同步信号的定时相应地锁存并输出上述V周期计数器的输出，保持输出直到进行下一次锁存的第1保持电路、
求得并输出上述V周期计数器的输出与上述第1保持电路的输出的差分的第1减法电路、
求得并输出上述第1减法电路的输出的绝对值的第1绝对值电路、
与上述第1垂直同步信号的定时相应地锁存并输出上述第1绝对值电路的输出，保持输出直到进行下一次锁存的第2保持电路、
求得并输出上述第1绝对值电路的输出与上述第2保持电路的输出的差分的第2减法电路、
求得并输出上述第2减法电路的输出的绝对值的第2绝对值电路、
比较上述第1绝对值电路的输出与第1常数，输出其结果的第1比较电路、
比较上述第2绝对值电路的输出与第2常数，输出其结果的第2比较电路、和
在上述第1比较电路的输出与上述第2比较电路的输出之间进行逻辑计算，将其结果作为上述判别信号输出的逻辑电路。图象信号处理装置，其特征是：备有
垂直同步信号发生装置、
分离并输出输入亮度信号的水平同步信号的水平同步信号分离电路、
具有帧存储器，根据上述垂直同步信号发生装置的输出、上述水平同步信号和写入的时钟脉冲，生成所定顺序的写入地址，按照上述写入地址将输入的图象信号写入上述帧存储器，并且根据读出时钟脉冲，生成与上述写入地址同一顺序的读出地址，按照上述读出地址从上述帧存储器读出，作为标准图象信号输出的帧同步电路，
上述垂直同步信号发生装置具有
分离输入亮度信号的垂直同步信号，作为第1垂直同步信号输出的垂直同步信号分离电路、
输入上述第1垂直同步信号，生成并输出具有与上述第1垂直同步信号的平均重复频率相当的重复频率的第2垂直同步信号的自动频率控制电路、
检测上述第1垂直同步信号是否交替地重复2个周期，将该检测结果作为判别信号输出的垂直同步信号相位检测电路、和
将上述第1和第2垂直同步信号作为输入，当上述判别信号表示上述第1垂直同步信号交替地重复2个周期时选择上述第1垂直同步信号，当其它情形时选择上述第2垂直同步信号，并输出的选择器，
上述帧同步电路是
在上述写入地址变化的速度与上述读出地址变化的速度不同的情形中，当从上述帧存储器读出1个帧的信号时，为了由于地址超过引起的，不能读出上述1个帧以外的帧的信号，而对到上述帧存储器的写入或从上述帧存储器的读出进行控制的电路。
5.权利要求4所述的图象信号处理装置，其特征是：其中
上述帧同步电路至少备有2个上述帧存储器，并且备有
根据上述垂直同步信号发生装置的输出、上述水平同步信号和写入的时钟脉冲，生成并输出从上述2个帧存储器中选择进行写入的帧存储器的写入选择信号和到选出的帧存储器的写入地址的写入控制电路、
对读出时钟脉冲进行计数，按照得到的计数值生成并输出上述2个帧存储器的读出地址的读出控制电路、和
根据上述写入地址和上述读出地址的变化倾向，生成并输出选择进行读出的帧存储器的Skip/Hold(跳过/保持)控制信号的Skip/Hold控制电路，
按照上述写入地址，将输入的图象信号写入根据上述写入选择信号选出的帧存储器，并且按照上述读出地址，与上述Skip/Hold控制信号相应地从选出的帧存储器读出，作为上述标准图象信号进行输出。
6.权利要求4所述的图象信号处理装置，其特征是：其中
上述帧同步电路备有
使输入的图象信号只延迟与所定的线数相当的时间并输出的线存储器、
根据上述垂直同步信号发生装置的输出、上述水平同步信号和写入的时钟脉冲，生成并输出写入上述的帧存储器的写入地址的写入控制电路、
对读出时钟脉冲进行计数，按照得到的计数值生成并输出上述帧存储器的读出地址的读出控制电路、和
根据上述写入地址与上述读出地址的差，生成并输出通过选择上述输入的图象信号和上述线存储器输出中的任何一个，为了写入到上述帧存储器而进行控制的Skip/Hold控制信号的Skip/Hold控制电路，
按照上述写入地址，将上述输入的图象信号和上述线存储器输出中，与Skip/Hold控制信号相应地选出的信号和输出写入到上述帧存储器，并且按照上述读出地址，从上述帧存储器读出，作为上述标准图象信号进行输出。
7.权利要求4所述的图象信号处理装置，其特征是：进一步备有
在上述帧同步电路输出的上述标准图象信号的各行的数据中，附加并输出表示开始标记、结束标记和消隐期间的数据组的数据多重电路。
8.垂直同步信号发生装置，其特征是：备有
分离输入亮度信号的垂直同步信号，作为第1垂直同步信号输出的垂直同步信号分离电路、
输入上述第1垂直同步信号，生成并输出具有与上述第1垂直同步信号的平均重复频率相当的重复频率的第2垂直同步信号、和表示上述第1垂直同步信号与上述第2垂直同步信号之间的相位差的自动频率控制电路、
根据上述相位差信号检测上述第1垂直同步信号的相位和上述第2垂直同步信号的相位是否处于偏离状态，将该检测结果作为判别信号输出的垂直同步信号相位检测电路、和
将上述第1和第2垂直同步信号作为输入，当上述判别信号表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态时，选择上述第1垂直同步信号，当其它情形时选择上述第2垂直同步信号，并输出的选择器。
9.权利要求8所述的垂直同步信号发生装置，其特征是：其中
上述自动频率控制电路备有
将输入值累积相加起来的m位的积分电路、
在上述第1垂直同步信号的定时对上述积分电路的输出进行取样，输出取样值与所定值的差分作为上述相位误差信号的相位比较电路、使上述相位误差信号中的低频成分通过的第1低通滤波器、
使上述相位误差信号中的上述低频成分和比它高的高频成分通过的第2低通滤波器、
当上述判别信号表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态时，选择上述第2低通滤波器的输出，当其它情形时选择上述第1低通滤波器的输出，并输出的滤波器选择器、
将上述滤波器选择器的输出和常数加起来输出到上述积分电路的加法电路、和
对上述积分电路的最上位进行微分，在得到的边沿的定时输出上述第2垂直同步信号的微分电路。
10.权利要求8所述的垂直同步信号发生装置，其特征是：其中上述垂直同步信号相位检测电路备有
求得并输出上述相位误差信号的绝对值的绝对值电路、
与上述第1垂直同步信号的定时相应地锁存并输出上述绝对值电路的输出，保持输出直到进行下一次锁存的保持电路、
比较上述保持电路的输出与第1常数，输出所得结果的闭锁比较电路、
当上述闭锁比较电路的输出表示绝对值电路的输出在上述第1常数以上时，对上述第1垂直同步信号的脉冲数进行计数，输出得到的计数值的闭锁计数器、
当上述闭锁计数器的计数值与第2常数相等时，输出闭锁微分脉冲的闭锁判别电路、
比较上述保持电路的输出与第3常数，输出所得结果的锁住比较电路、
当上述锁住比较电路的输出表示绝对值电路的输出在上述第3常数以上时，对上述第1垂直同步信号的脉冲数进行计数，输出得到的计数值的锁住计数器、
当上述锁住计数器的计数值与第4常数相等时，输出锁住微分脉冲的锁住判别电路、和
当上述闭锁判别电路输出上述闭锁微分脉冲时，输出表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位处于偏离状态的上述判别信号，当上述锁住判别电路输出上述锁住微分脉冲时，输出表示上述第1垂直同步信号的相位和上述第2垂直同步信号的相位不处于偏离状态的上述判别信号的逻辑电路。
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