CN1487566A - 包含背面研磨的半导体晶片加工方法 - Google Patents

包含背面研磨的半导体晶片加工方法 Download PDF

Info

Publication number
CN1487566A
CN1487566A CNA031551963A CN03155196A CN1487566A CN 1487566 A CN1487566 A CN 1487566A CN A031551963 A CNA031551963 A CN A031551963A CN 03155196 A CN03155196 A CN 03155196A CN 1487566 A CN1487566 A CN 1487566A
Authority
CN
China
Prior art keywords
wafer
lappingout
back side
grinding
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031551963A
Other languages
English (en)
Inventor
韦斯利・哈里森
韦斯利·哈里森
戈尔
戴维·戈尔
旺达姆
罗兰·旺达姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Wacker Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wacker Siltronic AG filed Critical Wacker Siltronic AG
Publication of CN1487566A publication Critical patent/CN1487566A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02016—Backside treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

本发明提供了一种在精研晶片之后处理半导体晶片背面的方法。该方法包括研磨晶片背面以去除晶片材料，并大致消除晶片背面的损伤。然后可以清洁、蚀刻及抛光晶片背面。之后抛光晶片正面。背面研磨可以在精研之后实施而无须任何大量去除晶片材料的步骤。晶片的背面抛光步骤可应用一CMP机实施，并产生一在雾灯下检查无目视损伤的光亮如镜表面，所去除的晶片材料约为0.5微米。在抛光晶片正面之后，在晶片正面上形成一外延层。

Description

包含背面研磨的半导体晶片加工方法
背景技术
半导体晶片是由晶锭经过一系列的加工步骤而制造的，所设计的每个步骤是使晶片更接近符合合格晶片特性的规范。每个步骤也可对晶片实施下一步骤加工作准备及/或移除上一步骤所留下的损伤。晶片规范视晶片的预期用途而定，但通常晶片必须加以加工以使正、背两面均平整无瑕。
平整度是以两种方式测得，其一，涵盖整个晶片表面的总厚度变动(TTV)，其二，以SFQR表示的部位平整度特性，该SFQR是对小框或称作部位(通常约为骰子同样大小，由晶片切割而成，作为成品芯片)的小面积内厚度变动的量测。平整度可通过称作毫微构形、具有更精细解析度的方法加以量测，该方法可量测较小框(通常为2毫米×2毫米或10毫米×10毫米)内峰至谷的变化，形成所谓的高度变化阈值(HCT)特性。凹痕或孔蚀等瑕疵通常是在例如雾灯下通过对晶片表面的目视检查而发觉的。
利用一旋转盘式锯或一线状锯首先自晶锭或晶锭段切片成为晶片，上述锯也可使用一磨粉浆。随后，通过例如超声波清理作用，将黏附在晶片表面的晶片微粒、锯微粒和/或磨浆微粒去除，使晶片获得清理。之后，将晶片的边缘研磨至精确的直径，并将边缘的尖角施以倒角而变成圆边，如此则较不可能造成缺口或导致晶片破裂。
随后，通常于两个转动盘之间并利用磨粉浆，将该晶片加以精研，从而使正、背两面平整且相互平行。该精研加工也可移除切片步骤中锯及锯浆(若使用)所造成的晶片表面损伤。该精研加工通常可改良晶片表面的平整度并使这些表面彼此更平行，而且也留下一个较切片损伤轻微的特征损伤。
精研加工之后，通常使用一混合酸或一碱性溶液或两者并用，将两个面加以化学蚀刻，以消除精研加工的损伤。之后，视晶片的预定用途而定，至少将晶片正面加以抛光，虽然背面也可随后或与正而同时加以抛光。抛光之后，在(也许)正面上实施外延层沉积及进一步纳入集成电路之前，晶片即可加以清理及检查。
辛氏所获美国专利U.S.No.6,214,704中描述：精研加工后，对晶片正面施以精细研磨，并要求在该研磨步骤过程中，该精研加工损伤仍原封不动地留在晶片背面上。辛氏曾揭示：在研磨正面之后，仅蚀刻正面，晶片的正、背两面则同时抛光。辛氏曾揭示：将损伤保留在晶片的背面上，旨在于晶片背面上容易实施吸气作用。
范达姆等人所获美国专利U.S.No.6,114,245中也曾描述：于先后实施晶片精研及蚀刻之后，对晶片正面施以精细研磨。范达姆也曾揭示：在一不包含精研步骤的加工中正面的精细研磨，及在一不包含精研步骤或蚀刻步骤的加工中的双面精细研磨。
发明内容
在一种用以加工曾经由精研步骤加工的半导体晶片的方法中，本发明的一个具体实施例包含：研磨晶片的背面以大致消除精研加工损伤，随后最好依序先后抛光晶片的背面及正面。晶片背面的研磨最好是一种精细研磨，而且最好是在精研之后、并且没有大量去除晶片材料的中间步骤的情况下实施。晶片背面最好是在与晶片任何正面抛光分开的步骤内研磨之后加以抛光。晶片背面抛光后，最好将正面加以抛光。
附图简介
图1是一流程图，示出了根据本发明的半导体晶片加工步骤A-K的优选顺序。
图2所示是选自图1所示半导体晶片加工步骤功效的示意图，其剖面也示出。而且，R1至R5指由D(R1)、F(R2与R3)、G(R4)及I(R5)各步骤分别移除的材料。
具体实施方式
如图1所示，对来自半导体锭的晶片实施加工的第一个步骤是自锭或锭段切片成为晶片，该锭或锭段已经沿长度方向实施修整、磨平及制作参考用的凹槽(痕)。之后，晶片边缘最好加以研磨，从而将晶片直径减小至预期尺寸并形成适当构形的削边。晶片边缘的形状及角度通常是依照随后加工将晶片纳入集成电路的要求而加以规范。
切片及磨边之后，晶片的正面及背面带有切片损伤，该损伤包含：由锯割所产生的锥角及弯曲；正、背两面的不平行；晶片厚度的变动及表面损伤。随后利用任何适当的精研机将晶片加以精研以减少切片损伤。精研加工最好包含：晶片是压在两个转动合金盘之间并将以氧化铝为主要成分的精研浆导入晶片的两个面。虽然精研浆内Al2O3的粒径可加以调节以影响精研至预定晶片—移除量所需的时间及影响所得精研损伤的深度，该粒径以最低约7微米至不超过15微米为佳。
精研加工实质上将切片损伤移除，使晶片的两个面更平整且损伤更小。经精研的晶片表面通常显示的瑕疵，抵达表面下的距离约与精研浆内所用微粒粒径的量级相同。
精研加工之后，将晶片加以清理以移除精研浆，且该清理步骤通常不会移除大量晶片材料。
之后，将晶片背面施以研磨加工，尤以精细研磨加工为佳。最好，晶片背面的精细研磨可大致消除精研损伤。如以上所述，精研损伤的程度可依照精研加工的特性而改变。在背面精细研磨加工中，晶片材料的移除量以最低约5微米至不超过约18微米为佳，尤以最低约10微米至不超过约12微米的晶片材料移除量最佳。
背面精细研磨步骤的实施最好利用一附有垂直轴及圆周边缘研磨轮的装置，亦即研磨轮围绕一中心轴转动，在研磨过程中，该中心轴与晶片的外周或边缘大致对正。在研磨过程中，最好晶片沿着与研磨轮相反的方向围绕中心轴转动。日本迪斯可公司所制DFG840研磨器是一适当研磨器的实例。
背面精细研磨加工中研磨轮的通常转速至少约为3000转/分钟，但以至少约为4500转/分钟较佳，尤以约5000转/分钟至约6000转/分钟最佳。研磨轮朝向晶片进给的进入速率通常为至少约0.18微米/秒及不超过约1微米/秒。对最佳背面的进入速率以约0.33微米/秒最佳。
研磨轮包含一表面，该表面最好是由嵌入树脂基质的金刚石微粒所组成。通常，这些微粒至少如同约1500筛目那么小，例如迪斯可公司出品的IF-01-1-5/10研磨轮，该公司曾规范的粒径为约5微米至约10微米。最好，这些微粒至少如同约2000筛目那么小，例如迪斯可公司出品的IF-01-4/6研磨轮，该公司曾规范的粒径为约4微米至约6微米。在实施背面精细研磨的过程中，最好使用一水溶液或其他适当溶液作为润滑剂。或者，可使用其他类型研磨装置或其他用于移除晶片材料的装置以替代该研磨器，从而大致消除精研损伤。
经研磨之后，最好用激光将晶片加以标志以建立晶片的独特监码及区分正面及背面。通常，在随后加工程序中，将正面用作集成电路的沉积装置。
在精研之后，尤以不到达晶片背面精细研磨之后为佳，最好用碱性溶液将晶片加以清理而且之后最好用一混合酸溶液加以蚀刻。另一变通方式是：在背面精细研磨之前施以碱性及/或酸性溶液。公知的是，若背面精细研磨加工是在使用碱性及/或酸性溶液之后实施，则需要更黏的润滑剂。
用碱性溶液实施清理以结合使用超声波能源为佳。最好，在此步骤内晶片材料的移除量约为4微米。使用碱性及酸性溶液的晶片材料总移除量通常为约20微米至约35微米。用酸蚀刻移除晶片材料的量以约28微米至32微米为佳。蚀刻之后，晶片所显示的总厚度变动(TTV)以低于约3.0微米为佳，尤以低于约1.5微米更佳。
研磨之后，可通过传统方法将晶片加以边缘抛光，及一边缘抛光清理步骤等处理。
之后，晶片的背面最好通过化学—机械抛光(CMP)机(尤以使用一PH值为约10.5至12的胶体硅石磨粉浆更佳)加以抛光。一个适当CMP机的实例是：亚利桑那州、詹德勒SpeedFam-Ipec公司出品的Auriga C机器。最好，晶片是通过真空作用安装在一奥林匹亚式载具上，为实施背面抛光步骤无需晶片的蜡安装(使用Auriga C机器时的情形)。
晶片背面抛光最好能产生一镜状表面，亦即在仅移除约0.5微米晶片材料之后，在雾灯下检查无目视瑕疵。背面抛光的晶片材料移除量以不超过约4微米为佳，尤以不超过约1.75微米更佳。公知的是，在此范围内的背面抛光可使晶片背面的平整作用达到最佳程度，如此则有助于在随后加工中制得一更平整的晶片正面。通常，背面抛光加工是在不超过约1.5分钟内完成。或者，如下面所描述的正面抛光加工，晶片背面可在一蜡安装***内被抛光。
晶片正面以在背面抛光之后实施抛光为佳。在一适合的正面抛光方式中，于晶片背面涂以热黏蜡并利用一空气囊***、藉压盖作用将晶片安装在一平整(以氧化铝为佳)抛光盘上。压盖之后，蜡质冷却、硬化、对晶片背面与氧化铝抛光盘之间具有轻微黏着作用。在压盖过程中，相信晶片背面已经整平，亦即相对于抛光盘加以平整化，而且背面的任何不规则性经由晶片的整体转移至正面的表面。在随后的抛光加工中，正面则相对于平整的氧化铝抛光盘加以平整化。晶片背面达到相对于抛光盘平整的程度，在晶片背面抛光步骤内该平整度也可改良至晶片背面曾加以平整化的程度，正面也将相对于晶片背面加以平整化，因此整个晶片的平整度获得改良。
实施晶片正面抛光时是使用一碱性胶体硅石磨粉浆，同时将精研、清理及/或蚀刻步骤所遗留在正面的残留损伤去除。在正面抛光步骤中晶片正面的移除量通常为约8微米至约15微米。在雾灯下检查所得表面光亮如镜且目视无任何损伤。
通常，是用一塑胶刀使晶片与氧化铝抛光盘分开，留存在晶片上残余蜡质经由一清理步骤自背面移除。经过同样加工步骤的多个晶片随后加以目视检查是否有任何不规则情形并依照平整度及微粒污染程度加以分类。
通常，视晶片的预期用途而定，晶片正面上是否以热沉积法加上一外延硅薄层。此时晶片即可予以加工纳入集成电路或其他装置中。沉积该外延层之后，依照本发明加工的晶片在2×2框内所显示的HCT低于22奈米及在10×10框内低于70奈米。
此处所述技术内容包含此处所揭示不同元件、特征、功能及/或性质的新颖及非显而易成组合及次组合，同样地，当权利要求中出现“一个”或“首个”元件或其相等物，应了解的是，该权利要求包含一个或多个这种元件的合并，既不要求也不排除两个或多个这种元件。公知的是，下列权利要求特别指出某些组合及次组合是涉及所揭示具体实施例中的一个而且它们是新颖及非显而易见的。通过对本案权利要求的修改或通过在本案或相关申请案提出新权利要求，可得到特征、功能、元件和/或性质的其他组合及次组合所包含的发明。这些修改的或新的权利要求，无论它们涉及的是不同的发明或同一发明，且无论它们的范围与原始权利要求相比不同、较宽、较窄或相等，都应视为包含在现在所揭示的技术内容之内。

Claims (10)

1、一种加工半导体晶片的方法，该晶片界定一正面及一背面，并且曾经由一精研步骤预先予以加工且在背面上具有一精研损伤，所述方法包括以下步骤：
研磨晶片背面以去除晶片材料，并大致消除精研损伤；
在背面研磨步骤之后，依序先后抛光晶片的背面及正面。
2、如权利要求1所述的方法，其特征在于：在精研之后及背面研磨步骤之前，该晶片没有实施大量去除晶片材料的其它步骤。
3、如权利要求1所述的方法，其特征在于还包括：在背面研磨步骤之后及晶片背面抛光步骤之前，用一碱性物质处理该晶片。
4、如权利要求1所述的方法，其特征在于还包括：在背面研磨步骤之后及晶片背面抛光步骤之前，用一酸性物质处理该晶片。
5、如权利要求4所述的方法，其特征在于：该酸性物质是一混合酸溶液。
6、如权利要求1-5之一所述的方法，其特征在于：该背面研磨步骤包含使用一圆周研磨器。
7、如权利要求1-6之一所述的方法，其特征在于：该背面研磨步骤包含使用一研磨件，该研磨件包含的微粒至少如约1500筛目那么小。
8、一种加工半导体晶片的方法，该晶片准备实施精研加工并界定一正面及一背面，所述方法包括以下步骤：
精研该晶片；及
在精研该晶片步骤之后，精细研磨晶片的背面。
9、一种加工半导体晶片的方法，该晶片准备实施精研加工并界定一正面及一背面，所述方法包括以下步骤：
精研晶片；
在精研晶片之后，研磨晶片背面；
在精研晶片之后，用一碱性物质处理该晶片，并用一酸性物质处理该晶片；
在研磨晶片背面之后，抛光晶片背面；以及
在抛光晶片背面之后，抛光晶片的正面。
10、一种根据权利要求8所述方法制成的晶片。
CNA031551963A 2002-08-30 2003-08-29 包含背面研磨的半导体晶片加工方法 Pending CN1487566A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/233,117 2002-08-30
US10/233,117 US7416962B2 (en) 2002-08-30 2002-08-30 Method for processing a semiconductor wafer including back side grinding

Publications (1)

Publication Number Publication Date
CN1487566A true CN1487566A (zh) 2004-04-07

Family

ID=31887678

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031551963A Pending CN1487566A (zh) 2002-08-30 2003-08-29 包含背面研磨的半导体晶片加工方法

Country Status (5)

Country Link
US (1) US7416962B2 (zh)
JP (1) JP2004096112A (zh)
KR (1) KR100572556B1 (zh)
CN (1) CN1487566A (zh)
DE (1) DE10333810B4 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102059640A (zh) * 2009-11-11 2011-05-18 硅电子股份公司 用于抛光半导体晶片的方法
CN102484042A (zh) * 2009-08-26 2012-05-30 硅电子股份公司 生产半导体晶片的方法
CN101801602B (zh) * 2007-08-28 2014-07-23 雷姆技术公司 检查和再磨光工程部件的方法
CN105081893A (zh) * 2015-05-13 2015-11-25 北京通美晶体技术有限公司 一种超薄Ge单晶衬底材料及其制备方法
CN107924831A (zh) * 2015-09-24 2018-04-17 英特尔公司 用于显露集成电路器件的背侧和相关配置的技术

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4093793B2 (ja) * 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ
JP4795614B2 (ja) 2002-10-23 2011-10-19 Ｈｏｙａ株式会社 情報記録媒体用ガラス基板及びその製造方法
US9368428B2 (en) 2004-06-30 2016-06-14 Cree, Inc. Dielectric wafer level bonding with conductive feed-throughs for electrical connection and thermal management
US7393790B2 (en) * 2004-09-10 2008-07-01 Cree, Inc. Method of manufacturing carrier wafer and resulting carrier wafer structures
KR100698098B1 (ko) * 2005-09-13 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
JP2007150167A (ja) * 2005-11-30 2007-06-14 Shin Etsu Handotai Co Ltd 半導体ウエーハの平面研削方法および製造方法
US7930058B2 (en) * 2006-01-30 2011-04-19 Memc Electronic Materials, Inc. Nanotopography control and optimization using feedback from warp data
DE102006020823B4 (de) * 2006-05-04 2008-04-03 Siltronic Ag Verfahren zur Herstellung einer polierten Halbleiterscheibe
US10873002B2 (en) * 2006-10-20 2020-12-22 Cree, Inc. Permanent wafer bonding using metal alloy preform discs
US20080206992A1 (en) * 2006-12-29 2008-08-28 Siltron Inc. Method for manufacturing high flatness silicon wafer
DE102009030297B3 (de) * 2009-06-24 2011-01-20 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
DE102009030295B4 (de) * 2009-06-24 2014-05-08 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
JP2011029355A (ja) * 2009-07-24 2011-02-10 Sumco Corp レーザマーク付き半導体ウェーハの製造方法
WO2011105255A1 (ja) * 2010-02-26 2011-09-01 株式会社Sumco 半導体ウェーハの製造方法
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
KR102498148B1 (ko) 2018-09-20 2023-02-08 삼성전자주식회사 반도체 장치의 제조 방법
KR102229588B1 (ko) 2020-05-29 2021-03-17 에스케이씨 주식회사 웨이퍼의 제조방법, 에피택셜 웨이퍼의 제조방법, 이에 따라 제조된 웨이퍼 및 에피택셜 웨이퍼

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2910507B2 (ja) 1993-06-08 1999-06-23 信越半導体株式会社 半導体ウエーハの製造方法
KR100227924B1 (ko) 1995-07-28 1999-11-01 가이데 히사오 반도체 웨이퍼 제조방법, 그 방법에 사용되는 연삭방법 및 이에 사용되는 장치
JPH09270400A (ja) * 1996-01-31 1997-10-14 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
CN1272222A (zh) * 1997-08-21 2000-11-01 Memc电子材料有限公司 处理半导体晶片的方法
JP3664593B2 (ja) * 1998-11-06 2005-06-29 信越半導体株式会社 半導体ウエーハおよびその製造方法
JP3329288B2 (ja) 1998-11-26 2002-09-30 信越半導体株式会社 半導体ウエーハおよびその製造方法
US6214704B1 (en) 1998-12-16 2001-04-10 Memc Electronic Materials, Inc. Method of processing semiconductor wafers to build in back surface damage
DE19953152C1 (de) * 1999-11-04 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur naßchemischen Oberflächenbehandlung einer Halbleiterscheibe
US20010039101A1 (en) * 2000-04-13 2001-11-08 Wacker Siltronic Gesellschaft Fur Halbleitermaterialien Ag Method for converting a reclaim wafer into a semiconductor wafer
WO2002001616A1 (fr) * 2000-06-29 2002-01-03 Shin-Etsu Handotai Co., Ltd. Procede de traitement d'une plaquette de semi-conducteur et plaquette de semi-conducteur
JP2002124490A (ja) * 2000-08-03 2002-04-26 Sumitomo Metal Ind Ltd 半導体ウェーハの製造方法
US6709981B2 (en) * 2000-08-16 2004-03-23 Memc Electronic Materials, Inc. Method and apparatus for processing a semiconductor wafer using novel final polishing method
DE10046933C2 (de) * 2000-09-21 2002-08-29 Wacker Siltronic Halbleitermat Verfahren zur Politur von Siliciumscheiben

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101801602B (zh) * 2007-08-28 2014-07-23 雷姆技术公司 检查和再磨光工程部件的方法
CN102484042A (zh) * 2009-08-26 2012-05-30 硅电子股份公司 生产半导体晶片的方法
CN102484042B (zh) * 2009-08-26 2014-11-19 硅电子股份公司 生产半导体晶片的方法
CN102059640A (zh) * 2009-11-11 2011-05-18 硅电子股份公司 用于抛光半导体晶片的方法
TWI417956B (zh) * 2009-11-11 2013-12-01 Siltronic Ag 拋光半導體晶圓的方法
CN102059640B (zh) * 2009-11-11 2014-03-05 硅电子股份公司 用于抛光半导体晶片的方法
CN105081893A (zh) * 2015-05-13 2015-11-25 北京通美晶体技术有限公司 一种超薄Ge单晶衬底材料及其制备方法
CN107924831A (zh) * 2015-09-24 2018-04-17 英特尔公司 用于显露集成电路器件的背侧和相关配置的技术
CN107924831B (zh) * 2015-09-24 2023-10-10 英特尔公司 用于显露集成电路器件的背侧和相关配置的技术

Also Published As

Publication number Publication date
KR100572556B1 (ko) 2006-04-24
JP2004096112A (ja) 2004-03-25
US7416962B2 (en) 2008-08-26
DE10333810A1 (de) 2004-03-18
DE10333810B4 (de) 2010-02-11
US20040043616A1 (en) 2004-03-04
KR20040019998A (ko) 2004-03-06

Similar Documents

Publication Publication Date Title
CN1487566A (zh) 包含背面研磨的半导体晶片加工方法
US6214704B1 (en) Method of processing semiconductor wafers to build in back surface damage
US6114245A (en) Method of processing semiconductor wafers
Pei et al. Fine grinding of silicon wafers
Pei et al. Grinding induced subsurface cracks in silicon wafers
Zhang et al. Material-removal mechanisms in grinding ceramics
CA2690791C (en) Methods of crystallographically reorienting single crystal bodies
TWI327100B (en) Verfahren zur herstellung einer halbleiterscheibe mit einer profilierten kante
US20030060050A1 (en) Semiconductor wafer with improved local flatness, and method for its production
JP3649393B2 (ja) シリコンウエハの加工方法、シリコンウエハおよびシリコンブロック
JP3328193B2 (ja) 半導体ウエーハの製造方法
WO2005122225A1 (ja) シリコンウエハの製造方法
JP2001196334A (ja) 多数の半導体ウェーハの製造法
JPS63120064A (ja) 高電力半導体構造要素の半導体基板の縁のくぼみの形成方法
US20020016072A1 (en) Method of manufacturing semiconductor wafer
JP3648239B2 (ja) シリコンウエハの製造方法
JP3109419B2 (ja) ウェーハの加工方法
WO2000047369A1 (en) Method of polishing semiconductor wafers
JP2001007064A (ja) 半導体ウエーハの研削方法
JP2004356657A (ja) シリコンウエハの加工方法
JP2001071244A (ja) 半導体ウェーハの精密面取り法
WO1999031723A1 (en) Method of improving the flatness of polished semiconductor wafers
JP4388858B2 (ja) シリコンウエハの加工方法
JPS6381934A (ja) ウエハおよびその製造方法
JP2003260641A (ja) ウエハー加工方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication