CN1381881A - 双极型集成电路制造工艺 - Google Patents

Abstract

一种双极型集成电路制造方法,包括:硅基片制备,对通隔离,薄层外延,浅结基区,磷注入发射区;还描述了全平面工艺,TEOS/Si3N4/LTO三层结构,干－干－湿的刻孔工艺,Si3N4/TEOS介质电容,双层金属布线等工艺特点。

Description

双极型集成电路制造工艺

本发明涉及一种集成电路制造工艺，尤其涉及双极型集成电路的制造工艺。

众所周知，集成电路工艺技术的发展日新月异。其发展基本上按照莫尔定律，每隔18个月元件数增加一倍，芯片面积减少1/3。相比较而言，我国集成电路制造的工艺水平还相对落后。

本发明的目的在于提高集成电路的工艺精度，减小芯片面积，改善器件性能。

依据本发明的一个方面，提供了一种制造双极型集成电路的方法，包括以下步骤，制备半导体衬底；在所述半导体衬底中形成埋层；选择性地在所述半导体衬底中形成隔离区；在所述半导体衬底上生长外延层；在所述半导体衬底中形成基区；去除所述半导体衬底上的所有氧化层，淀积正硅酸巳酯层；在所述半导体衬底中形成发射区；在所述正硅酸巳酯层上形成Si3N4层；在所述Si3N4层上形成低温氧化层；在所述正硅酸巳酯层/所述Si3N4层/所述低温氧化层结构中选择性地刻蚀接触孔；以及在获得的结构上形成金属布线。

从以下对本发明较佳实施例的描述并结合示出本发明工艺流程的附图，将使本发明的优点、特征和目的变得更加明显起来。其中：

图1是示出原始硅片的示意图；

图2是示出依据本发明进行初氧的示意图；

图3是示出依据本发明进行埋层注入的示意图；

图4是示出依据本发明进行埋层推进的示意图；

图5是示出依据本发明进行下隔离层注入以及下隔离层推进的示意图；

图6是示出依据本发明生长外延层的示意图；

图7是示出依据本发明进行深磷区注入以及深磷区推进的示意图；

图8是示出依据本发明进行上隔离层注入以及上隔离层推进的示意图；

图9是示出依据本发明进行电阻和基区注入以及电阻和基区推进的示意图；

图10是示出依据本发明形成TEOS(正硅酸巳酯)层、发射区注入以及发射区推进的示意图；

图11是示出依据本发明淀积Si3N4/LTO(低温氧化层)层、刻蚀接触孔的示意图；

图12是示出依据本发明形成第一层金属布线的示意图；

图13是示出依据本发明淀积PSG(磷硅玻璃)/BSG(硼硅玻璃)/PSG并刻蚀通孔的示意图；

图14是依据本发明形成第二层金属布线的示意图；

图15A-15D是示出依据本发明的一个实施例的全平面化工艺的示意图；

图16A-16C是依据本发明的另一个实施例，示出在图15D所示的全平面化TEOS/Si3N4/LTO结构中刻蚀接触孔的示意图；以及

图17是示出依据本发明的双极型集成电路制造工艺所获得的器件的频率特性图。

以下将参考附图对本发明的较佳实施例进行详细地描述。本领域内技术人员可以理解这些附图只是示意性的，而非对本发明的限制。

如下所述，参考图1到14来描述依据本发明的双极型集成电路的制造工艺。

图1是示出原始硅片1的示意图。在图1中，原始硅衬底1可采用P(100)晶向且电阻率为8.0-12欧姆厘米的硅抛光片。但是，其它硅片对本领域内的技术人员来说是公知的。

如图2所示，首先在硅衬底上形成一层约50-约200(最好是约135)左右的预注入氧化层2。

然后，如图3所示，在该氧化层2上涂敷一光致抗蚀剂层100，然后进行光刻构图，以暴露待形成N+埋层的区域，对暴露的区域进行Sb离子注入，以形成Sb(N+)埋层3。当然，还可使用本领域内所公知的其它离子。

接着，如图4所示，去除光致抗蚀剂层100。然后在约500℃到约2000℃(最好是约1225℃)左右的温度下，在N2和O2气氛下进行大约4小时左右的埋层推进，从而使埋层3的结深达到约4.5μm左右。与此同时，在Sb埋层区3形成厚度约为2000-3500(一般为约2700)左右的氧化层。这是因为重掺杂N+区(Sb埋层区3)处的增强氧化效应，所以埋层区3上的氧化层厚度要大于场区上的氧化层厚度。

然后，如图5所示，对氧化层进行整片漂光，留下约200-600。接着，涂敷一光致抗蚀剂层200，并进行光刻构图，以暴露待形成下隔离层的区域，然后在暴露的区域内注入硼离子(例如，B¹¹)，以形成下隔离区4。然后，在去胶和清洗后，在大约500℃到约1500℃(最好是1120℃)左右的温度下，在N₂和O₂气氛中进行约2小时的下隔离层推进。与埋层推进中的情况相似，下隔离层推进后，在下隔离区4上形成约4000到约6000(一般为5000)左右的氧化层(未示出)。

接着，漂光获得的整个结构上的氧化层。然后，如图6所示，在整个表面上生长一层掺砷的N型外延层5。外延层5的厚度为约3.0-约5.0μm左右，电阻率约为1欧姆厘米。

然后，如图7所示，在外延层上生长一层约250到约450(最好为约350)左右的氧化层6，在该氧化层6上涂敷一光致抗蚀剂层300，并进行光刻构图，以暴露待形成深磷区的区域。然后在该区域内注入磷离子(例如，P³¹)。然后，经去胶和清洗后，在约500℃到约1500℃(最好是约1125℃)左右的温度下，在N₂和O₂的气氛中进行约1小时的深磷区推进，以形成深磷区7。深磷区7结深约为2.3μm左右。此深磷区7的作用是减少集电极串联电阻，降低管子正向压降，提高管子输出驱动能力。类似于上述埋层推进的情况，在进行深磷区推进的同时，在深磷区7上形成约3000-约4500(一般为约3800)的氧化层(未示出)。

随后，整片腐蚀(漂光)氧化层，留下约250-约550。接着，如图8所示，再涂上一层光致抗蚀剂层400，并进行光刻构图，以暴露待形成上隔离层的区域(上、下隔离区域彼此对应)。然后对该区域进行硼离子(例如，B¹¹)注入。经去胶、清洗后，在约500℃到约1500℃(最好为约1100℃)左右的温度下，在N₂和H₂/O₂气氛下进行约2小时左右的上隔离层推进，形成上隔离层8，而且与下隔离层4接通-谓之对通隔离。在上隔离层8的推进过程中，在上隔离层8上也形成较厚的氧化层(未示出)。然后，整片腐蚀(漂光)氧化层，留下约200-400。

然后，如图9所示，如本领域内所公知的，利用电阻(P-)、基区(本征基区)、P+(非本征基区)掩模版(未示出)，分别进行P-区、基区、P+区硼离子注入，并在大约500℃到1500℃(最好是约950℃)左右的温度下，在N₂和H₂/O₂气氛中推进约1小时。从而，分别形成P区9、基区10和P+区11。所形成的基区10的结深约为0.5μm左右。与此同时，在基区10上形成约1000到约2000(一般为1700)的氧化层。

然后，如图10所示，去除硅片上的整个氧化层。然后，低温淀积一层约300到约700(最好为约500)左右的正硅酸巳酯(TEOS)层14(或SiO₂)。淀积温度约为500℃到约900℃，最好约700℃。利用公知的发射区掩模版(示出)，进行发射区带胶注入。然后，在约450℃到约1200℃(最好为约850℃)左右的温度下，在N₂气氛中推进约30分钟，从而形成发射区12。可根据想要的β来调节发射区12的结深大小，一般在0.2-0.5μm左右。如本领域内所公知的，在形成发射区的同时还形成集电区13。以下将对形成TEOS层进行更详细地描述。

随后，如图11所示，在所形成的结构的整个表面上淀积一层约300到约700(最好为500)左右的氮化硅(Si₃N₄)层15，然后在其上再淀积一层约2500到约4500(最好为约3500)左右的低温氧化层(LTO)16。淀积温度约为250℃到约550℃，最好约400℃。利用公知的接触孔掩模版(未示出)分别对LTO层16、氮化硅层15进行干法刻蚀和对TEOS层14进行湿法腐蚀，从而形成各接触孔17。以下将对形成氮化硅层和低温氧化层进行更详细地描述。

接着，如图12所示，在获得的整个结构上溅射第一金属化铝层18。然后通过公知的第一铝掩模版(未示出)，形成第一金属构图，并对其进行干法刻蚀，形成第一金属布线图形18。

然后，如图13所示，在已获得的结构的表面上淀积约9000到约15000(最好为约11000)的第一磷硅玻璃(PSG)层20，再在其上涂敷一层约9000到约15000(最好约12000)的光刻胶(未示出)，以进行大面积的平面化刻蚀，实现相对的平面化。然后，再淀积一层约1500到约2500(最好为约2000)的硼硅玻璃(BSG)层21和约6500到约8500(最好约7500)的第二磷硅玻璃层22，利用公知的通孔掩模版(未示出)，形成通孔构图并对第二PSG层22、BSG层21和第一PSG层20进行湿法加干法刻蚀，从而形成通孔19-作为第一层金属布线与第二层金属布线之间的通道。

然后，如图14所示，在整个结构上(包括通孔内)溅射铝，并利用公知的第二铝掩模版(未示出)，形成第二金属化铝构图，对其进行干法刻蚀，形成第二金属化铝布线图形23，实现器件互连。再在整个表面上淀积一层9000到约15000(最好约12000)的Si₃N₄钝化层(未示出)。通过压点掩模版，刻去压点处的钝化层。形成器件的可焊接区(pad)24。最后还需合金，使其接触良好。

通过以上参考图1到14的工艺步骤形成了双极型集成电路工艺。

接着，参考图15A到15D来描述依据本发明一个实施例的双极型集成电路的制造工艺中的全平面化工艺。这里，全平面化工艺是指在刻蚀接触孔之前，使整个结构表面没有明显的台阶，呈全平面状态。

图15A示出电阻、基区推进后的剖面图。如图15A所示，深磷区7是重掺杂N+区，重掺杂N+区有增强氧化作用。具体来说，在基区上的氧化层约1000到约2000(一般为1700)厚，而在深磷区7上的氧化层厚度为约2000到约3000(一般为2500)。这二个厚度之间的差异取决于深磷区7的浓度、氧化温度和氧化模式。一般来说，N+浓度越高，长氧化层越快，干氧氧化要比湿氧氧化差异大，低温氧化要比高温氧化差异大。

然后，如图15B所示，漂去所获得的整个结构上的所有氧化层。然后在约500-900℃(最好约为700℃)左右的温度下淀积一层约300-约700(最好约500)的TEOS层14，从而实现硅片表面的全平面化。当然需要掌握工艺细节。处理不当将会产生PN结漏电。

接着，如图15C所示，在发射区离子注入(例如，P³¹)后，进行发射区退火和推进，形成发射区。但为了保证全平面结构，不使用高温含氧气氛。否则在深磷区7处将会高出一个台阶。这一过程采用N₂退火、推进办法。确保整个结构的表面仅有约300-700的TEOS层14，最好是约500。在退火工艺的同时TEOS层14被致密。退火后的TEOS层14的致密度有明显提高。

然后，如图15D所示，在发射区推进后，在整个结构上再淀积一层约300-约700(最好是约500)的低温氮化硅(Si₃N₄)层15和一层约2500-4500(最好是约3500)的LTO(SiO₂)层16。在PN结面上仅有300-700的TEOS层14是不够的，因为这样会产生严重的布线电容和低的场击穿电压。为了确保全平面化结构，必须采用化学气相淀积的方法。例如，可采用PECVD淀积Si₃N₄层15，而可采用APCVD淀积LTO。淀积温度近250-550℃左右，最好是约400℃。

采用如上所述的全平面化工艺的优点是：

1.简化了刻蚀接触孔工艺。由于全平面化消除了非平面表面，所以使得刻蚀所需的深度相同。

2.减少了PN结漏电。由于接触孔的所有区域如基区、发射区、集电区等都有相同的氧化层厚度，消除了由于各区域氧化层厚度不同(通常，发射区上的氧化层最薄，基区上的最厚)而造成的对发射区处硅的过刻蚀，从而避免产生PN结漏电，PN结漏电往往会导致电路失效。

3.全平面结构，没有台阶，所以大大提高了台阶复盖能力，从而提高了器件的可靠性。

以下，参考图15D来描述依据本发明另一个实施例的双极型集成电路的制造工艺中的LTO/Si₃N₄/TEOS三层结构工艺。

在图15D中示出刻蚀接触孔之前的LTO/Si₃N₄/TEOS三层结构。如图15D所示，在如图11所示刻蚀接触孔前，首先形成LTO/Si₃N₄/TEOS三层介质结构。其中，TEOS层14是在经过基区推进后漂光所有SiO₂之后，在约500℃-900℃(最好是约700℃)左右的温度下热分解而淀积的一层约300-700的TEOS层，其性能(真空密度、介电常数)介于高温热氧化和低温淀积的SiO₂之间；Si₃N₄层15是在发射区推进后，用诸如PECVD等化学气相淀积的方法，在低温(约250℃-550℃左右，最好约400℃)下淀积的一层约300-700左右的Si₃N₄；LTO层16是紧随Si₃N₄层15淀积之后马上在约250-550℃(最好是约400℃)左右的低温下，采用APCVD方法等淀积的一层约2500-4500(最好是约3500℃)左右的低温氧化层。

采用此LTO/Si₃N₄/TEOS三层结构工艺的优点是：

1.保证全平面化工艺结构。不采用高温、含氧气氛。

2.TEOS层的作用是采用低温生长热氧化而形成，因而其质量高且致密性好。

3.Si₃N₄层的作用是：

(1).提高了介质层的击穿电压。这是因为Si₃N₄的介电常数大，针孔密度小，因而击穿电压高，从而使集成电路的耐压增加。

(2).减少了PN结漏电。因为Si₃N₄膜致密性比SiO₂好，PN结复盖处的界面态和可动电荷要少得多。另外，由于Si₃N₄复盖，改善了结的表面态，大大减少了表面复合速度。有Si₃N₄复盖的LPNP的β比没有Si₃N₄复盖的要大50％以上，从而使集成电路的灵敏度提高，漏电流减少，耐压提高。

(3).这也是制造集成电路中的电容介质层的需要。电容介质层的结构一般为Si₃N₄/TEOS。因此，形成Si₃N₄层无需增加工艺步骤。

4.由于刻蚀LTO/Si₃N₄和刻蚀Si₃N₄/TEOS的选择比比较高。因此，刻蚀接触孔工艺的重复性可以做得很好。

5.LTO层的作用是它具有足够的厚度，从而可减少寄生电容。

随后，参考图16A到16C来描述依据本发明再一个实施例的双极型集成电路的制造工艺中的接触孔刻蚀工艺。

在图16A中示出第一次接触孔刻蚀，即刻蚀LTO。例如，可采用Teg11-2#

程序反应离子刻蚀(各向异性)LTO层16。刻蚀时具有自动工艺终端控制。刻蚀LTO层16与刻蚀Si₃N₄的选择比＞4。也就是说当刻蚀到Si₃N₄时能自动停止。此干法刻蚀可采用CF₄、SF₆、HCl或CHF₃等特种气体。

接着，在图16B中示出刻蚀接触孔的第二步，即刻蚀Si₃N₄。例如，可采用

Teg01，2#程序反应离子刻蚀Si₃N₄层15。该刻蚀同样具有自动工艺终端控制功能。刻蚀Si₃N₄与刻蚀TEOS速率比大于4。即，刻蚀到TEOS时能自动停止。此干法刻蚀可采用CF₄、SF₆、HCl或CHF₃等特种气体。

随后，如图16C所示，进行刻蚀接触孔第三步，即对TEOS进行湿法腐蚀。在湿法腐蚀TEOS前可进行坚膜，剥底膜。坚膜的目的在于进一步加固光刻胶与二氧化硅的粘合力，不致于在湿法腐蚀时脱胶。剥底膜的目的在于去除前两次干法刻蚀时留下的聚合物。例如，湿法腐蚀可采用7∶1的BOE(缓冲氧化物腐蚀剂，例如HF+HN₃F∶H₂O)溶液。腐蚀温度约为10-30℃(最好为23℃)左右。在腐蚀时，要控制腐蚀时间。因为TEOS腐蚀速率较快。不然会影响接触孔的剖面。

如上所述，描述了依据本发明的双极型集成电路制造工艺的特殊例子。但是，本领域内的技术人员可知道，以上各种尺寸及温度范围仅是示意性的，可对其进行各种修改。此外，本领域内的技术人员也可以其它相同的效果的工艺来替代以上所述的特定工艺。

本工艺与常规工艺的差异在于，对于大于等于6μm左右的线条常规工艺都采用全湿法工艺。对于线条小于等于4μm左右的多采用干加湿工艺。且常规工艺多采用先湿法腐蚀，后干法腐蚀的方法。由于干法刻蚀会造成硅的过刻蚀，从而使结面不平整，随之带来PN结漏电，而且工艺容限很小。而本发明采用与众不同的二次干法，一次湿法的刻孔工艺，即刻蚀接触孔最后一步采用湿法腐蚀，而放弃干法刻蚀。此干-干-湿刻孔工艺方法的效果非常明显，由于湿法腐蚀防止了对硅的过刻蚀，从而使结面平整且避免了PN结漏电。用湿法腐蚀，工艺简单、工艺容限很大。

如上所述，依据本发明的双极型集成电路制造工艺相对于已有技术的特点和创新之处有：

(1).线结：基区结深为0.52μm左右，发射区结深为0.3μm左右。用磷注入实现如此线结，至少在国内还没有人报导过。本发明是通过基区推进后实行全低温过程来实现的。

(2).全平面化工艺：全平面化工艺是指刻蚀接触孔之前硅片上没有工艺台阶，只有300-700的TEOS(低温氧化硅)。它的优点是明显的-简化了刻蚀接触工艺，减少了PN结漏电。

(3).采用TEOS/SI₃N₄/LTO三层结构。采用三层结构的优点是：第一，全是低温工艺，不超过250-900℃左右。对已形成的PN结不产生推移；第二，有氮化硅既是介质电容需要，又改善了结面复盖介质质量，提高了场击穿，减少了结漏电。

(4).刻蚀接触孔最后一步采用湿法腐蚀，而放弃干法刻蚀。这也是个创新。效果非常明显。因为干法刻蚀会造成硅的过刻蚀，结面不平整。随之带来PN结漏电。而且工艺容限很小。用湿法腐蚀，工艺简单、工艺容限很大。

图17示出依据本发明的双极型集成电路制造工艺所获得的器件的频率特性。在图17中，横轴表示发射极电流(μA)，竖轴表示频率(MHz)。如图17的频率特性曲线所示，该器件达到了较高的频率。本发明的方法尤其适用于特征尺寸为约1.5μm×1.5μm-2.0μm×2.0μm的双极型集成电路。

以上，结合附图描述了本发明的较佳实施例。但是，本领域内的技术人员应理解，本发明不限于以上所述的特定例子，而可对其进行各自修改和改变。

Claims (8)

1.一种制造双极型集成电路的方法，包括以下步骤：

制备半导体衬底；

在所述半导体衬底中形成埋层；

选择性地在所述半导体衬底中形成隔离区；

在所述半导体衬底上生长外延层；

在所述半导体衬底中形成基区；

去除所述半导体衬底上的所有氧化层，淀积正硅酸巳酯层；

在所述半导体衬底中形成发射区；

在所述正硅酸巳酯层上形成Si₃N₄层；

在所述Si₃N₄层上形成低温氧化层；

在所述正硅酸巳酯层/所述Si₃N₄层/所述低温氧化层结构中选择性地刻蚀接触孔；以及

在获得的结构上形成金属布线。

2.如权利要求1所述的方法，其特征在于所述正硅酸巳酯层的厚度在300到700的范围内，淀积温度在500-900℃的范围内。

3.如权利要求2所述的方法，其特征在于所述Si₃N₄层的厚度在300到700的范围内，淀积温度在250-550℃的范围内。

4.如权利要求3所述的方法，其特征在于所述低温氧化层的厚度在2500到4500的范围内，淀积温度在250-550℃的范围内。

5.如权利要求1到4中任一项所述的方法，其特征在于刻蚀接触孔的步骤还包括以干法刻蚀工艺选择性地刻蚀所述低温氧化层、以干法刻蚀工艺选择性地刻蚀所述氮化硅层以及以湿法刻蚀工艺选择性地刻蚀所述TEOS的步骤。

7.如权利要求1到4中任一项所述的方法，其特征在于还包括对形成埋层、形成隔离区、形成基区和形成发射区的步骤中形成的氧化层进行漂洗，以形成平面结构的步骤。

8.如权利要求1到4中任一项所述的方法，其特征在于形成隔离区的步骤还包括分别形成彼此对应且接通的下隔离区和上隔离区的步骤。

9.如权利要求1到4中任一项所述的方法，其特征在于形成金属布线的步骤还包括形成双层布线的步骤。

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