CN1542946A - 一种半导体集成电路的制造方法及其产品 - Google Patents

Abstract

本发明涉及一种半导体集成电路的制造方法，其特点是包括以下步骤：一、准备适当的原始硅片；二、在原始硅片上形成第一次埋层、第二次埋层以及下隔离区域；三、在硅片表面生长一层外延层；四、通过光刻构图、离子注入和热推进等手段在外延层上的部分区域上形成纵向NPN和纵向PNP晶体管的基区、发射区及集电区；五、在上述所形成的结构上完成第一金属布线和第二层金属布线，以及钝化和合金。由此本发明由于采用纵向结构的PNP晶体管，因此PNP管的基区有效宽度Wb不受光刻精度影响；同时由于基区采用离子注入加推进的方法形成，掺杂浓度远高于原有的外延浓度，使β线性度好；另外由于本发明半导体集成电路是体器件，所以受表面态影响较小，因此极为实用。

Description

一种半导体集成电路的制造方法及其产品

技术领域

本发明涉及一种半导体集成电路的制造方法及其产品，尤其涉及一种在薄外延层上同时实现传统的纵向NPN以及带有碗状结构的纵向PNP(即VPNP)晶体管的一种半导体集成电路的制造方法及其产品。

背景技术

请参见图1和图2所示，图1是现有技术一种半导体集成电路制造方法得到的NPN晶体管纵剖面结构示意图；图2是现有技术一种半导体集成电路制造方法得到的横向PNP晶体管纵剖面结构示意图。

如图1所示，在NPN晶体管中，衬底101为P型<100>晶向硅单晶圆片1，集电区由N+埋层102，深磷106和N型外延104构成；基区由基区108和P+107构成，P+107作为接触；发射区为N+109部分，三个电极均通过金属一111作为电极引出，介质层110用以隔离金属一111和硅片101，标号112为金属层间介质，金属二113起互连作用，钝化层114用于钝化保护，上隔离105和下隔离103则起到电气隔离的作用

如图2所示，PNP晶体管为横向管，同样地，衬底为P型<100>晶向硅单晶圆片101，集电区和发射区均由P+107构成，该部分和NPN管中的P+部分完全一致，基区由N型外延104、深磷106和N+109部分构成，N+109作为接触引出，N型外延104和N+109与PNP的同名部分完全相同(由于本发明的重点不在金属互连上，而且本发明PNP晶体管和NPN晶体管的金属互连与现有技术相同，因此图2未画出金属互连部分)。

上述现有技术半导体集成电路中的PNP晶体管在实际制造和使用过程中存在以下的缺点：

1.β不大。由于现有技术中基区有效宽度Wb受光刻精度影响而不能小于最小线宽，而根据半导体原理，β和Wb成反比，因此有效宽度Wb大，β就不可能很高；

2.β线性度差。由于现有技术中基区的掺杂浓度就是N型外延的浓度，从而决定了基区的掺杂浓度远小于发射区和集电区的掺杂浓度，由此基区有效宽度很容易受集电结的空间电荷区影响而变化，使β线性度差；

3.受表面状态影响较大。由于现有技术中横向管的电流主要从表面流动，因此受表面态的影响较大。

发明内容

本发明的目的在于提供一种半导体集成电路的制造方法及其产品，它能在保持现有NPN晶体管和横向PNP晶体管结构不变的前提下，同时实现VPNP晶体管结构。

本发明的目的是这样实现的：

一种半导体集成电路的制造方法，其特点是包括以下步骤：

步骤一，准备适当的原始硅片；

步骤二，在原始硅片上形成第一次埋层、第二次埋层以及下隔离区域；

步骤三，在硅片表面生长一层外延层；

步骤四，通过光刻构图、离子注入和热推进等手段在外延层上的部分区域上形成纵向NPN和纵向PNP晶体管的基区、发射区及集电区；

步骤五，在上述所形成的结构上完成第一金属布线和第二层金属布线，以及钝化和合金。

在上述的一种半导体集成电路的制造方法中，其中，所述的步骤二形成第一次埋层和第二次埋层的具体步骤是：

第一，在硅衬底上形成一层厚度范围为135左右的预注入氧化层；

第二，在氧化层上涂敷一光致抗蚀剂层，然后进行光刻构图以暴露待形成第一次N+埋层的区域，对暴露的区域进行Sb锑离子注入，以形成Sb锑(N+)埋层；

第三，去除光致抗蚀剂层，在高温和N₂氮气和O₂氧气气氛下埋层推进，同时在Sb锑(N+)埋层上形成约2700的氧化硅；

第四，将整片氧化层全部腐蚀掉；

第五，重复第一至第三步骤，以形成第二次N埋层，同时在Sb锑(N+)埋层上形成约2700的氧化硅；

第六，腐蚀整片氧化层至厚度范围为270-550；

第七，涂敷一光致抗蚀剂层；

第八，对光致抗蚀剂层进行光刻构图，以暴露待形成下隔离层的区域；

第九，在暴露的区域内注入硼离子，形成下隔离区；

第十，去胶和清洗后，在高温和N₂氮气和O₂氧气气氛中进行下隔离层推进形成下隔离区，同时在下隔离区上形成厚度范围为5000左右的氧化层。

在上述的一种半导体集成电路的制造方法中，其中，所述的步骤三包括：

第一，漂光先前获得的整个二氧化硅层(SiO₂层)；

第二，在整个表面上生长一层掺砷的N型外延层，厚度约在3-4微米。

在上述的一种半导体集成电路的制造方法中，其中，所述的步骤四包括：

第一，在外延层上生长一层厚度范围为350左右的氧化层，在氧化层上涂敷一光致抗蚀剂层，进行光刻构图，以暴露待形成深磷区的区域；在区域内注入磷离子；经去胶和清洗后，在温度范围为1125℃左右和在N₂氮气和O₂氧气的气氛中进行1小时的深磷区推进，以形成深磷区；同时在深磷区8上形成近似于3800的氧化层；

第二，随后，腐蚀整片氧化层至厚度范围为250-550；利用N阱、上隔离层掩膜版进行光刻构图，且分别进行N阱区的磷离子注入和上隔离区硼离子注入；经去胶和清洗后，在温度范围为1100℃左右和在N₂氮气和H₂/O₂氢氧混合气体气氛下进行约2小时范围的推进，形成上隔离层和N阱，上隔离与下隔离层接通形成对通隔离；在推进过程中，在上隔离层上形成厚度范围为3800厚的氧化层；

第三，漂光所有的氧化层，再重新生长一层约500的氧化层；利用电阻(P-)、基区(本征基区)、P+(非本征基区)掩膜版，分别进行P-区、基区、P+区硼离子注入，并在大约950℃范围的温度和N₂氮气和H₂/O₂氢氧混合气体气氛中推进约1小时，分别形成P-区、基区和P+区，在基区上形成近似于1700厚的氧化层；

第四，去除硅片上的整个氧化层，用低温淀积一层厚度范围为500的正硅酸四己酯(TEOS)分解形成的二氧化硅层(SiO₂)；通过发射区掩膜版进行发射区带胶注入；去胶清洗后，在温度范围为850℃左右和N₂氮气气氛中推进约30分钟，形成发射区13的同时形成集电区引出极。

在上述的一种半导体集成电路的制造方法中，其中，所述的步骤五中包括：

第一，在上述所形成结构的整个表面上淀积一氮化硅层，在氮化硅层上再淀积一低温氧化层，通过接触孔掩模版分别对低温氧化层、氮化硅层进行干法刻蚀和对正硅酸四己酯层进行湿法腐蚀，形成各接触孔；

第二，在上述的整个结构上溅射第一金属铝层；通过第一铝掩膜版形成第一金属构图，并对第一金属构图进行干法刻蚀，形成第一金属布线图形；

第三，在上述已获得结构的表面上淀积厚度范围为11000的磷硅玻璃层，在磷硅玻璃层上涂敷一层厚度范围为12000的光刻胶且进行大面积的平面化刻蚀，实现相对的平面化；去胶清洗后再淀积一层厚度范围为近似于为5000的硅玻璃层，通过掩模版对硅玻璃层和磷硅玻璃层进行湿法加干法刻蚀，从而形成通孔，通孔作为第一层金属布线与第二层金属布线之间的通道；

第四，在上述整个结构上溅射第二金属铝层，通过第二铝掩模版形成第二金属构图，对第二金属构图进行干法刻蚀，形成第二金属化铝布线图形，实现器件互连；

第五，在整个表面上淀积一层厚度范围为7500的钝化层，通过压点掩模版刻去压点处的钝化层，形成器件的可焊接区，同时对整片进行合金处理。

在上述的一种半导体集成电路的制造方法中，其中，在所述的步骤二的第三中，所述的高温范围是1225℃左右，埋层推进的时间范围是4小时左右，埋层的结深为4.5μm微米，在Sb埋层区形成氧化层的厚度范围是2700左右。

在上述的一种半导体集成电路的制造方法中，其中，在所述的步骤三的第五中，所述的高温范围是1120℃左右，下隔离层推进的时间范围是2小时左右。

一种用上述半导体集成电路的制造方法所制成的产品，其特点是：所述的产品中，同时完成纵向NPN晶体管和PNP晶体管的制造，衬底为P型晶向硅单晶圆片，N型外延层厚度为3-4微米，集电区由N型埋层、深磷区以及N型外延组成，基区由基区和P+构成，发射区为N+部分，PNP晶体管的集电区由下隔离和上隔离构成；基区11由N阱、N型外延和N+构成，N+作为接触，发射区为P+部分。

本发明一种半导体集成电路的制造方法及其产品由于采用了上述的技术方案，使之与现有技术相比，具有以下的优点和积极效果：

1.本发明由于采用了纵向结构的PNP晶体管，因此PNP管的基区有效宽度Wb不受光刻精度影响，可以做的较小；

2.本发明由于VPNP的基区采用了离子注入加推进的方法形成，掺杂浓度远高于原有的外延浓度，从而使β的线性度好；

3.本发明由于又因为是体器件，所以受表面态影响较小。

附图说明

通过以下对本发明一种半导体集成电路的制造方法及其产品的一实施例结合其附图的描述，可以进一步理解本发明的目的、具体结构特征和优点。其中，附图为：

图1是现有技术一种半导体集成电路制造方法得到的NPN晶体管纵剖面结构示意图；

图2是现有技术一种半导体集成电路制造方法得到的横向PNP晶体管纵剖面结构示意图；

图3是原始硅片的结构示意图；

图4是本发明一种半导体集成电路的制造方法中进行初氧的示意图；

图5是本发明一种半导体集成电路的制造方法中进行光刻构图与第一次埋层注入的示意图；

图6是本发明一种半导体集成电路的制造方法中进行第一次埋层推进的示意图；

图7是本发明一种半导体集成电路的制造方法中进行光刻构图与第二次埋层注入以及第二次埋层推进的示意图；

图8是本发明一种半导体集成电路的制造方法中进行光刻构图与下隔离层注入以及下隔离层推进的示意图；

图9是本发明一种半导体集成电路的制造方法中进行生长外延层的示意图；

图10是本发明一种半导体集成电路的制造方法中进行光刻构图与深磷区注入以及深磷区推进的示意图；

图11是本发明一种半导体集成电路的制造方法中进行光刻构图、N阱和上隔离层注入以及上隔离层推进的示意图；

图12是本发明一种半导体集成电路的制造方法中进行光刻构图、电阻和基区注入以及电阻和基区推进的示意图；

图13是本发明一种半导体集成电路的制造方法中进行光刻构图、发射区注入以及发射区推进的示意图；

图14是本发明一种半导体集成电路的制造方法中进行淀积Si3N4/LTO、刻蚀接触孔的示意图；

图15是本发明一种半导体集成电路的制造方法中进行形成第一层金属布线的示意图；

图16是本发明一种半导体集成电路的制造方法中进行淀积USG/PSG并刻蚀通孔的示意图；

图17是本发明一种半导体集成电路的制造方法中进行形成第二层金属布线的示意图。

具体实施方式

请参见图3至图17所示，它们是本发明制造方法示意图及其产品的纵剖面图。

本发明，一种半导体集成电路的制造方法及其产品，是在薄外延层上采用碗状结构同时实现带有纵向NPN和纵向PNP(下文简称为VPNP)晶体管的集成电路的制造方法及其所制成的产品，包括以下步骤：

步骤一，准备适当的原始硅片形成硅抛光片(见图3)；图3中，标号1为原始硅片1，原始硅衬底1可采用P<100>晶向且电阻率为8.0-12欧姆厘米的硅抛光片。

步骤二，在硅抛光片上形成第一次埋层和第二次埋层以及下隔离区域(见图4至图7)，其具体步骤是：

第一，如图4所示，首先在硅衬底1上形成一层厚度范围为135左右的预注入氧化层2；

第二，如图5示，在该氧化层2上涂敷一光致抗蚀剂层100，然后进行光刻构图，以暴露待形成第一次N+埋层的区域，对暴露的区域进行Sb锑离子注入，以形成Sb锑(N+)埋层3，当然，还可使用本领域内所公知的其它离子；

第三，如图6所示，去除光致抗蚀剂层100，在高温和N₂氮气和O₂氧气气氛下埋层推进；在本实施例中，所述的高温范围是1225℃左右，埋层推进的时间范围是4小时左右，埋层3的结深为4.5μm微米，在Sb锑埋层区3形成氧化层的厚度范围是2700左右，与此同时，在Sb锑埋层区3形成厚度约为2700左右的氧化层，这是因为重掺杂N+区(Sb锑埋层区3)处的增强氧化效应，所以埋层区3上的氧化层厚度要大于非埋层区上的氧化层厚度；

第四，如图7所示，将整片氧化层全部腐蚀掉；

第五，如图7所示，重复第一至第三步骤，以形成第二次N区域埋层4；在本实施例中，此处形成的是N+埋层4区域与第三步骤形成的N+埋层3区域不同，由于此处光刻构图所暴露的区域与第二步骤中光刻构图所暴露出的区域不同，因此实际区域也不同，此时的N+埋层4区域的结深为4.5μm微米，N+埋层3结深是5-6μm微米；与此同时，在Sb锑埋层区4上形成厚度约为2700左右的氧化层；

第六，腐蚀整片氧化层至厚度范围为270-550；

第七，涂敷一光致抗蚀剂层200；

第八，对光致抗蚀剂层200进行光刻构图，以暴露待形成下隔离层的区域；

第九，在暴露的区域内注入硼离子，形成下隔离区5；

第十，去胶和清洗后，在高温和N₂氮气和O₂氧气气氛中进行下隔离层推进形成下隔离区5，同时在下隔离区5上形成厚度范围为5000左右的氧化层。

步骤三，设置在硅片表面生长一层外延层(见图8和图9所示)，其具体步骤是：

第一，如图8所示，漂光先前获得的整个SiO₂层；

第二，如图9所示，在整个表面上生长一层掺砷的N型外延层6，该外延层6的厚度约为3.0-5.0μm微米左右，电阻率约为1欧姆厘米。

步骤四，通过光刻构图、离子注入和热推进等手段在外延层上的部分区域上形成纵向NPN和纵向PNP晶体管的基区和发射区及集电区(见图10至图13所示)，其具体步骤是；

第一，见图10所示，在外延层6上生长一层厚度范围为350左右的氧化层7，在氧化层7上涂敷一光致抗蚀剂层300，进行光刻构图，以暴露待形成深磷区的区域；然后在区域内注入磷离子，在本实施例中采用的是型号为P³¹的磷离子；经去胶和清洗后，在温度范围为1125℃左右和在N₂氮气和O₂氧气的气氛中进行1小时的深磷区推进，以形成深磷区8；此深磷区8的作用是减少集电极串联电阻，降低管子正向压降，提高管子输出驱动能力，类似于上述埋层推进的情况；在进行深磷区推进的同时，在深磷区8上形成近似于3800的氧化层；

第二，腐蚀整片氧化层，保留至厚度范围为250-550；见图11所示，利用N阱、上隔离层掩膜版(未示出)进行光刻构图，且分别进行N阱区的磷离子注入和上隔离区硼离子注入，在本实施例中，采用的是型号为P31的N阱区磷离子注入和型号为B¹¹的上隔离区硼离子注入；经去胶和清洗后，在温度范围为1100℃左右和在N₂氮气和H₂/O₂氢氧混合气体气氛下进行约2小时左右的推进，形成上隔离层9和N阱10，并且上隔离9与下隔离层5接通形成对通隔离；在推进过程中，在上隔离层9上形成厚度范围为3800厚的增强氧化层；

第三，漂光所有的氧化层，再重新生长一层厚度约500的氧化层；如图12所示，利用电阻(P-)、基区(本征基区)、P+(非本征基区)掩膜版(未示出)，分别进行P-区、基区、P+区硼离子注入，并在大约温度范围为950℃左右和N₂氮气和H₂/O₂氢氧混合气体气氛中推进约1小时，分别形成P-区(未示出)、基区11和P+区12，其中，所形成的基区10的结深约为0.5μm左右；与此同时，在基区10上形成其厚度近似于1700厚的氧化层，同样的N阱和深磷区域上的氧化层会略厚；

第四，如图13所示，去除硅片上的整个氧化层，用低温淀积一层厚度范围为500的正硅酸四己酯分解得到的氧化层；通过发射区掩膜版(未示出)进行发射区带胶注入；然后在温度范围为850℃左右和N₂氮气气氛中推进约30分钟，形成发射区13，可根据想要的β来调节发射区13的结深大小，一般在0.2-0.5μm左右；并且，在形成发射区的同时还形成集电区15。

步骤五，在上述所形成的结构上完成第一金属布线和第二层金属布线，以及钝化和合金(见图14至图17所示)，其具体步骤是：

第一，将图14，在上述所形成结构的整个表面上淀积一Si3N4氮化硅层16，在本实施例中，在Si3N4氮化硅层16上再淀积一LTO低温氧化层17，通过接触孔掩模版(未示出)分别对LTO低温氧化层17、Si3N4氮化硅层16进行干法刻蚀和对正硅酸四己酯TEOS14进行湿法腐蚀，形成各接触孔18；

第二，如图15所示，在上述的整个结构(包括接触孔18在内)上溅射第一金属铝层19；通过第一铝掩膜版(未示出)形成第一金属构图，并对第一金属构图进行干法刻蚀，形成第一金属布线图形19；

第三，如图16所示，在上述已获得结构的表面上淀积厚度范围为11000的磷硅玻璃PSG层20，在磷硅玻璃PSG层20上涂敷一层厚度范围为12000的光刻胶，且进行大面积的平面化刻蚀，实现相对的平面化；然后再淀积一层厚度范围近似于为5000的硅玻璃USG层21，通过掩模版(未示出)对硅玻璃USG层21和磷硅玻璃PSG层20行湿法加干法刻蚀，从而形成通孔22，通孔22作为第一层金属布线与第二层金属布线之间的通道；

第四，如图17所示，在上述整个结构(包括通孔22在内)上溅射第二金属铝层23，通过第二铝掩模版(未示出)形成第二金属构图，对第二金属构图进行干法刻蚀，形成第二金属化铝布线图形23，实现器件互连；

第五，在整个表面上淀积一层厚度范围为7500的Si₃N₄钝化层24，通过压点掩模版(未示出)刻去压点处的钝化层，形成器件的可焊接区pad 25，同时对整片进行合金处理，使其接触良好。

请参见图17所示，这是依据是本发明制造方法所制成的产品整个器件的纵剖面图。本发明用上述半导体集成电路的制造方法所制成的产品中带有纵向NPN和纵向PNP晶体管，其中，衬底为P型<100>晶向硅单晶圆片1，N型外延层6厚度为3-4微米，集电区由N型埋层4、深磷区8以及N型外延6组成，基区由基区11和P+12构成，发射区为N+13部分，PNP晶体管的集电区由下隔离5和上隔离9构成；基区11由N阱10、N型外延6和N+13构成，N+13作为接触，发射区为P+12部分。

综上所述，本发明半导体集成电路的制造方法及其所制成的产品由于采用了纵向结构的PNP晶体管，因此PNP管的基区有效宽度Wb不受光刻精度影响，可以做的较小且β数值较大；同时，由于VPNP的基区采用了离子注入加推进的方法形成，掺杂浓度远高于原有的外延浓度，使β的线性度好；另外由于本发明半导体集成电路是体器件，所以受表面态影响较小，因此极为实用。

Claims (8)

1.一种半导体集成电路的制造方法，其特征在于包括以下步骤：

步骤一，准备适当的原始硅片；

步骤二，在原始硅片上形成第一次埋层、第二次埋层以及下隔离区域；

步骤三，在硅片表面生长一层外延层；

步骤四，通过光刻构图、离子注入和热推进等手段在外延层上的部分区域上形成纵向NPN和纵向PNP晶体管的基区、发射区及集电区；

步骤五，在上述所形成的结构上完成第一金属布线和第二层金属布线，以及钝化和合金。

2.如权利要求1所述的一种半导体集成电路的制造方法，其特征在于：所述的步骤二形成第一次埋层和第二次埋层的具体步骤是：

第一，在硅衬底(1)上形成一层厚度范围为135左右的预注入氧化层(2)；

第二，在氧化层(2)上涂敷一光致抗蚀剂层(100)，然后进行光刻构图以暴露待形成第一次N+埋层的区域，对暴露的区域进行Sb锑离子注入，以形成Sb锑(N+)埋层(3)；

第三，去除光致抗蚀剂层(100)，在高温和氮气和氧气气氛下埋层推进，同时在锑(N+)埋层(3)上形成约2700的氧化硅；

第四，将整片氧化层全部腐蚀掉；

第五，重复第一至第三步骤，以形成第二次N埋层(4)，同时在锑(N+)埋层(3)上形成约2700的氧化硅；

第六，腐蚀整片氧化层至厚度范围为270-550；

第七，涂敷一光致抗蚀剂层(200)；

第八，对光致抗蚀剂层(200)进行光刻构图，以暴露待形成下隔离层的区域；

第九，在暴露的区域内注入硼离子，形成下隔离区(5)；

第十，去胶和清洗后，在高温和N₂氮气和O₂氧气气氛中进行下隔离层推进形成下隔离区(5)，同时在下隔离区(5)上形成厚度范围为5000左右的氧化层。

3.如权利要求1所述的一种半导体集成电路的制造方法，其特征在于：所述的步骤三包括：

第一，漂光先前获得的整个二氧化硅层；

第二，在整个表面上生长一层掺砷的N型外延层(6)，厚度约在3-4微米。

4.如权利要求1所述的一种半导体集成电路的制造方法，其特征在于：所述的步骤四包括：

第一，在外延层(6)上生长一层厚度范围为350左右的氧化层(7)，在氧化层(7)上涂敷一光致抗蚀剂层(300)，进行光刻构图，以暴露待形成深磷区的区域；在区域内注入磷离子；经去胶和清洗后，在温度范围为1125℃左右和在氮气和氧气的气氛中进行1小时的深磷区推进，以形成深磷区(8)；同时在深磷区(8)上形成近似于3800的氧化层；

第二，随后，腐蚀整片氧化层至厚度范围为250-550；利用N阱、上隔离层掩膜版进行光刻构图，且分别进行N阱区的磷离子注入和上隔离区硼离子注入；经去胶和清洗后，在温度范围为1100℃左右和在氮气和氢氧混合气体气氛下进行约2小时范围的推进，形成上隔离层(9)和N阱(10)，上隔离(9)与下隔离层(5)接通形成对通隔离；在推进过程中，在上隔离层(9)上形成厚度范围为3800厚的氧化层；

第三，漂光所有的氧化层，再重新生长一层约500的氧化层；利用电阻(P-)、基区、P+掩膜版，分别进行P-区、基区、P+区硼离子注入，并在大约950℃范围的温度和氮气和氢氧混合气体气氛中推进约1小时，分别形成P-区、基区(11)和P+区(12)，在基区(10)上形成近似于1700厚的氧化层；

第四，去除硅片上的整个氧化层，用低温淀积一层厚度范围为500的正硅酸四巳酯分解形成的二氧化硅层(14)；通过发射区掩膜版进行发射区带胶注入；去胶清洗后，在温度范围为850℃左右和N₂氮气气氛中推进约30分钟，形成发射区(13)的同时形成集电区引出极(15)。

5.如权利要求1所述的一种半导体集成电路的制造方法，其特征在于：所述的步骤五中包括：

第一，在上述所形成结构的整个表面上淀积一氮化硅层(16)，在氮化硅层(16)上再淀积一低温氧化层(17)，通过接触孔掩模版分别对低温氧化层(17)、氮化硅层(16)进行干法刻蚀和对正硅酸四巳酯层(14)进行湿法腐蚀，形成各接触孔(18)；

第二，在上述的整个结构上溅射第一金属铝层(19)；通过第一铝掩膜版形成第一金属构图，并对第一金属构图进行干法刻蚀，形成第一金属布线图形(19)；

第三，在上述已获得结构的表面上淀积厚度范围为11000的磷硅玻璃层20，在磷硅玻璃层(20)上涂敷一层厚度范围为12000的光刻胶且进行大面积的平面化刻蚀，实现相对的平面化；去胶清洗后再淀积一层厚度范围为近似于为5000的硅玻璃层(21)，通过掩模版对硅玻璃层(21)和磷硅玻璃层(20)进行湿法加干法刻蚀，从而形成通孔(22)，通孔(22)作为第一层金属布线与第二层金属布线之间的通道；

第四，在上述整个结构上溅射第二金属铝层(23)，通过第二铝掩模版形成第二金属构图，对第二金属构图进行干法刻蚀，形成第二金属化铝布线图形(23)，实现器件互连；

第五，在整个表面上淀积一层厚度范围为7500的钝化层(24)，通过压点掩模版刻去压点处的钝化层，形成器件的可焊接区(25)，同时对整片进行合金处理。

6.如权利要求2所述的一种半导体集成电路的制造方法，其特征在于：在所述的步骤二的第三中，所述的高温范围是1225℃左右，埋层推进的时间范围是4小时左右，埋层(3)的结深为4.5μm微米，在埋层区(3)形成氧化层的厚度范围是2700左右。

7.如权利要求3所述的一种半导体集成电路的制造方法，其特征在于：在所述的步骤三的第五中，所述的高温范围是1120℃左右，下隔离层推进的时间范围是2小时左右。

8.一种用上述半导体集成电路的制造方法所制成的产品，其特征在于：所述的产品中，同时完成纵向NPN晶体管和PNP晶体管的制造，衬底为P型<100>晶向硅单晶圆片(1)，N型外延层(6)厚度为3-4微米，集电区由N型埋层(4)、深磷区(8)以及N型外延(6)组成，基区由基区(11)和P+(12)构成，发射区为N+(13)部分，PNP晶体管的集电区由下隔离(5)和上隔离(9)构成；基区11由N阱(10)、N型外延(6)和N+(13)构成，N+(13)作为接触，发射区为P+(12)部分。

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