CN1321985A - 磁性随机存取存储器 - Google Patents

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Abstract

一种MRAM存储器,它具有:一包括磁致电阻存储器元件(6a,6b)的存储器单元阵列(2),上述磁致电阻存储器元件设置在半导体衬底上(4)的至少一个存储器单元层中;字线(7)和位线(8,9),用于与存储器单元阵列(2)中的磁致电阻存储器元件(6a,6b)相连接,和一驱动逻辑装置(5a,5b,5c),用于通过字线和位线(7,8,9)驱动存储器单元阵列(2)中的磁致电阻存储器元件(6a,6b),该驱动逻辑装置(5a,5b,5c)集成在半导体衬底(4)中和其上的存储器单元阵列(2)的下面。

Description

磁性随机存取存储器
本发明涉及一种磁性随机存取存储器(MRAM)，其中用于驱动MRAM存储器的存储器单元阵列的中磁致电阻存储器元件的驱动逻辑装置集成在半导体衬底内和其上的存储器单元阵列的下面。
MRAM存储器元件设有铁磁性层，存储器元件的电阻取决于铁磁性层的磁化方向。在铁磁性层平行磁化的情况下存储器元件的电阻是比较小的，而在铁磁性层不平行磁化的情况下存储器元件的电阻是比较大的。
根据MRAM元件层结构的组成，在GMR存储器元件，TMR存储器元件，AMR存储器元件和CMR存储器元件之间就会形成差异。
一GMR存储器元件至少具有两个铁磁性层和一个介于铁磁性层之间的非导磁层，该GMR存储器元件显示出“GMR效应”(GMR：巨型磁致电阻)，此时，在GMR存储器元件的电阻取决于两个铁磁性层中的磁化是以平行或是以不平行方式排列取向。
一TMR存储器元件(TMR：隧道结磁致电阻)具有至少两个铁磁性层和一个介于铁磁性层之间的非磁性绝缘层。在此情况下，该绝缘层形成较薄以便在两个铁磁性层之间产生隧道电流。该铁磁性层显示出具有磁致电阻效应，该磁致电阻效应是由流过位于两个铁磁性层之间的非磁性绝缘层的旋转极化隧道电流引起的。TMR存储器元件的电阻取决于两个铁磁性层中的磁化是以平行或以不平行方式排列取向。
在AMR存储器元件的情况下，磁化导体的电阻在平行和垂直于磁化方向上是不同的。
在CMR(CMR=胶体磁致电阻效应)存储器元件的情况下，高矫顽力意味着需要一强磁场来在磁化状态之间转换。
图1表示根据现有技术(例如，DE 197 44 095)MRAM存储器的存储器单元阵列，它包括多重金属写入/读取线，也称之为字线和位线，这些字线和位线在X-和Y-方向上重叠排列，和磁致电阻存储器元件，它们在两个相互交叉的写入/读取线之间各自相连接，由此形成电连接。应用于字线WL或位线BL的信号由于分别流过字线WL或位线BL上电流的作用而产生磁场，所产生足够强度的磁场会对位于下面的存储器元件产生影响。为了将一数据或信息项写入位于字线WL和位线BL之间交叉点上的存储器元件中，将一信号应用于该位线BL和该字线WL。一电流信号各产生叠加和导致存储器元件磁化反向的磁场。交叉的字线WL和位线BL以一具有最小特征尺寸F的最小尺度和距离生产制造，对于每个存储器单元层的每个存储器元件形成一个4F2的面积需求。因此MRAM存储器能够以非常高的记录密度生产制造。
与DRAM存储器相比较，这些MRAM存储器通过单独的存储器元件不需要一选择晶体管，而是直接与字线和位线相连接的事实加以区分。图1所示的存储器单元阵列仅设有一个存储器单元层。在MRAM存储器中，许多这样的存储器单元层以相互叠加方式分布排列或重叠。常规MRAM存储器的存储器元件尺寸的范围为0.05μm至20μm。由于存储器元件尺寸较小，它们不需要一选择晶体管，和由于可能具有高记录密度，还由于可能具有多层结构，在MRAM存储器中，多重存储器元件集成在一个非常小的空间内。位于存储器单元阵列中的磁致电阻存储器元件通过一驱动逻辑装置驱动。
图2表示根据现有技术的MRAM存储器的结构。包括磁致电阻存储器元件的存储器单元阵列经过一接触输出端与沿存储器单元阵列周围分布的驱动逻辑装置相连接。在图2所示的常规MRAM存储器中，该驱动逻辑装置位于半导体芯片的周缘，压在半导体衬底上。该驱动逻辑装置与字线和位线相连接。从图3中可看出，周缘分布的驱动逻辑装置占据了半导体衬底上一块很大的面积。虽然由磁致电阻存储器元件组成的存储器单元阵列占据相对较小的空间，但是由于周缘分布的驱动逻辑装置，图2中所示的常规MRAM存储器总的来说在半导体衬底上需要一个相对较大的面积。
因此，本发明的目的就是提供一种具有最小面积需求的MRAM存储器。
根据本发明的目的是通过一种具有专利权利要求1所规定技术特征的MRAM存储器实现的。
本发明提供一种MRAM存储器，它具有一包括磁致电阻存储器元件的存储器单元阵列，该磁致电阻存储器元件分布在半导体衬底上的至少一个存储器单元层中，还具有与存储器单元阵列中的磁致电阻存储器元件相接触的字线和位线，和具有通过位线和字线驱动存储器单元阵列中的磁致电阻存储器元件的驱动逻辑装置，该驱动逻辑装置被集成在半导体衬底中的存储器单元阵列的下面。
在此情况下，字线和位线最好基本上趋于相互垂直。
在一个最佳实施例中，磁致电阻存储器元件和与磁致电阻存储器元件相接触的字线和位线埋置在数个介电层中。
在此情况下，字线和位线最好经过贯穿介电层的镀金通孔与集成在半导体衬底中的驱动逻辑装置相连接。
在一个最佳实施例中，镀金通孔的直径大致等于最小特征尺寸F。
驱动逻辑装置最好是一CMOS逻辑装置。
在又一个最佳实施例中，每种情况下的存储器元件设有两个铁磁性层和一个位于两个铁磁性层之间的非磁性层。
MRAM存储器的存储器元件最好具有两种磁化状态。
在一个特定的最佳实施例中，存储器元件的两个铁磁性层各自至少包含Fe,Ni,Co,Cr,Mn,Gd,Dy其中之一的元素。
存储器元件的铁磁性层的厚度最好小于或等于20nm。
在根据本发明MRAM存储器的又一个最佳实施例中，非磁性层至少包含Al2O3,NiO,HfO2,TiO2,NbO和SiO2其中之一的材料。
在此情况下，非磁性层厚度的范围最好介于1和4nm之间。
在另一个最佳实施例中，存储器元件设有一个反铁磁性层，它与其中之一的铁磁性层相邻，并确定相邻铁磁性层中的磁化方向。
在此情况下，该反铁磁性层最好至少包含Fe,Mn,Ni,Pt,Ir,Tb或O其中一的元素。
在又一个最佳实施例中，存储器元件的尺寸范围介于0.05μm和20μm之间。
位线最好与传感放大器相连接，通过该传感放大器相应位线上的电势能被调节至一参考电势，在该传感放大器上可去掉一输出信号。
在此情况下，该传感放大器最好包含一反馈运算放大器。
在一个特定的最佳实施例中，具有下面和上面位线和字线的单层存储器单元阵列的总厚度介于400和1000nm之间。与字线和位线相连接的多层存储器单元阵列相应为成倍的厚度。
在根据本发明MRAM的又一个最佳实施例中，在每种情况下的每个字线与相互叠加的两个存储器单元层中的两个磁致电阻存储器元件相连接。这具有所需字线的数量能被减半的特定优点。
为了解释本发明必不可少的特征，下面参考附图描述根据本发明MRAM的一个最佳实施例。
其中：
图1表示根据现有技术的存储器单元阵列；
图2表示常规MRAM存储器装置的示意图；
图3表示根据本发明MRAM存储器装置的示意图；
图4表示根据本发明MRAM存储器的第一剖视图；
图5表示根据本发明MRAM存储器的第二剖视图，该第二剖视图趋于垂直于图4所示的第一剖视图。
图3表示根据本发明MRAM存储器1的立体结构示。MRAM存储器1包括一存储器单元阵列2，一接触输出端3和一驱动逻辑装置5集成在其上和其中的半导体衬底4。存储器单元阵列2包括位于半导体衬底4上的许多存储器单元层中的磁致电阻存储器元件。经过字线和位线与包含在存储器单元阵列2中的存储器元件形成接触，字线和位线以点阵形式布置和输出便于与接触输出端3中的驱动逻辑装置5形成电接触。
根据图3可推测，集成在半导体衬底4上的驱动逻辑装置位于存储器单元阵列2和接触输出端的下面，而不是沿接触输出端3的周缘，如图2中所示常规立体装置所示。因此，如图3所示，根据本发明的MRAM存储器1在半导体衬底4上就需要一更小的面积。在如图3所示根据本发明的MRAM存储器的情况下，与图2所示的常规MRAM存储器相比，面积节省达到50％。
图4表示根据本发明MRAM存储器的第一剖视图。
在图4所示的存储器装置中，存储器单元阵列2设有两个具有磁致电阻存储器元件6a,6b的存储器单元层。在另一个实施例中(未图示)，多重存储器单元层相互叠加在一起。
经过公共字线7使第一和第二存储器单元层中的磁致电阻存储器元件6a,6b就形成接触。位于第一存储器单元层中的存储器元件6a与位线8相连接，位于第二存储器单元层中的存储器元件6b与位线9相连接。字线7和两个位线8,9基本上相互垂直。存储器单元阵列2中的多重字线7基本上趋于相互平行。第一和第二存储器单元层中的多重位线8,9也彼此基本平行地穿过存储器单元阵列2。磁致电阻存储器元件6a,6b和与磁致电阻存储器元件6a,6b形成接触的字线和位线7、8、9被埋置在数个介质层10a,10b,10c,10d,10e中。这些介质层最好由氮化硅或二氧化硅组成。位线8,9和字线7由导电材料，最好是金属组成。
从图4中可推测，第一存储器单元层的位线8经过镀金通孔或经过11与驱动晶体管13的n+-掺杂漏极区相连接。驱动晶体管13用于将一信号加给位线8。除了n+掺杂漏极区之外，驱动晶体管13具有一与驱动逻辑装置5的部分5a电连接的n+-掺杂源极区14。而且驱动晶体管13具有一由栅极氧化膜16与p-掺杂半导体衬底4形成绝缘的栅极终端15。
与存储器元件6b形成接触的第二存储器单元层的位线9经过镀金通孔17与埋置在介质层10b中的金属化层18相连接，对于部分金属化层18来说，它经过镀金通孔19与驱动晶体管21的n+-掺杂源极区20相连接。除了该n+-掺杂源极终端区20之外，驱动晶体管21还具有一n-掺杂漏极终端区22。该漏极端区22与驱动逻辑装置5的部分5b相连接。而且驱动晶体管21设有一由栅极氧化膜24与p-掺杂半导体衬底4形成绝缘的栅极终端23。驱动晶体管21能使一信号施加于存储器单元阵列2中第二存储器单元层的位线9上。
图4中所示的选择晶体管13,21是埋置在p-掺杂半导体衬底4中的N-沟道MOSFET。在另一个实施例中，也能使用P-沟道MOSFET作为埋置在n-掺杂半导体衬底4中的选择晶体管，如果使用-CMOS逻辑排列，就可以使用N沟道和P-沟道MOSFET。在又一个实施例中，选择晶体管13、21也可以由双极晶体管形成。
镀金通孔11,17,19由导电材料，如钨或铜制成。它们最好在金属镶嵌过程中形成。在此情况下，镀金通孔11,17,19的直径最好与最小特征尺寸F精确地一致，最小平版印刷特征尺寸大致在100nm左右。磁致电阻存储器元件6a,6b的侧向尺寸最好F尺寸左右，而它们的厚度介于20和40nm之间。一双层存储器单元阵列的总厚度范围最好介于600和1500nm之间。具有其它存储器单元层的存储器单元阵列相应地就变厚了。一硅衬底或GaS衬底可用作半导体衬底4。从图4中可推测，驱动逻辑装置5集成在半导体衬底4上，经过两个控制晶体管13,22与位线8,9相连接以驱动存储器元件6a,6b。驱动逻辑装置5位于存储器单元阵列2的下面，其电路部分5a,5b在图4中用虚线表示。在此情况下，驱动逻辑装置5最好构成为一CMOS逻辑装置。
图5表示根据本发明MRAM存储器3的另一个剖视图(图5所示的剖视图垂直于图4所示的剖视图)。
与存储器元件6a,6b形成接触的位线7经过埋置在介质层10b中的金属化层25和贯穿介质层10a的镀金通孔26与另一个驱动晶体管28的n+-掺杂源极终端区27相连接。该驱动晶体管28具有一与驱动逻辑装置5的电路部分5c形成电连接的n+-掺杂漏极终端区29。驱动晶体管28具有一由栅极氧化膜31与p-掺杂半导体衬底4形成绝缘的栅极终端30。经过驱动晶体管28和字线7,驱动逻辑装置5控制位于存储器单元层中的磁致电阻存储器元件6a,6b。在此情况下，字线7同时用于驱动第一存储器单元层中的存储器元件6a和第二存储器单元层中的存储器元件6b。
存储器元件6a,6b具有两个铁磁性层和一个位于两个铁磁性层之间的非磁性层。在此情况下，存储器元件6a,6b能够在两种磁化状态之间进行转换。设置在存储器元件6a,6b中的铁磁性层包含至少Fe,Ni,Co,Cr,Mn,Gd,Dy其中一的元素。在此情况下，铁磁性层的厚度小于20nm。包含在存储器元件6a,6b中的非磁性层最好由Al2O3,NiO,Hf O2,TiO2,NbO和SiO2组成，其厚度范围介于1和4nm之间。此外，存储器元件6a,6b包含一反铁磁性层，该反铁磁性层平行于其中之一的铁磁性层，同时形成接触，固定铁磁性层中的磁化方向。在此情况下，存储器元件6a,6b的反铁磁性层至少包含Fe,Mn,Pt,Ni,Ir,Tb或O其中之一的元素。
为了将一信息项写入存储器元件6a,6b中，通过驱动逻辑装置5，一电流IwL加在相关的字线7上和一电流IBL加在相关的位线8,9上。这些电流在字线7周围感应一磁场HWL，和在相关的位线8,9周围感应一磁场HBL。在位线8,9和字线7之间的交叉区域，产生的磁场非常强，足以影响两个铁磁性层其中之一的磁化。另一个铁磁性层的磁化由相邻于第二铁磁性层的反铁磁性层进行固定。
为了从存储器元件6a,6b读取信息项，可以使用对具有周缘驱动逻辑装置的常规MRAM存储器适用的所有方法。
在根据本发明的磁致电阻MRAM存储器1的情况下，多重存储器单元层相互叠加在半导体衬底4上。每个存储器单元层包含由字线和位线驱动的多重磁致电阻存储器元件6a,6b，字线和位线基本上趋于相互垂直。在此情况下，与DRAM存储器单元相比，由于磁致电阻存储器元件不需要集成于它们自射的选择晶体管，所以存储器元件6a,6b就具有非常小的尺寸，其范围介于0.5和20μm之间。较小尺寸的存储器元件能够根据本发明在MRAM存储器的存储器单元阵列2中获得非常高的记录密度。在根据本发明的磁致电阻MRAM存储器1的情况下，驱动逻辑装置5没有设置在周缘，而是设置在存储器单元阵列2的下面。在此情况下，驱动逻辑装置5通过驱动晶体管和镀金通孔与字线和位线7,8,9相连接，并集成在MRAM存储器1的半导体衬底4上。这样又会导致MRAM存储器尺寸的减小。因此根据本发明的MRAM存储器1具有非常大的存储容量，同时在半导体衬底4上所占用的面积最小。
根据本发明MRAM存储器1中面积的节省意味着能够大幅度地降低生产成本。而且，信号通道被缩短，因此根据本发明的MRAM存储器运行速度更快。图4和5中所示的经过驱动晶体管13,21,28的驱动逻辑装置5与字线和位线7,8,9之间的电连接就不必必须位于存储器单元阵列2的边缘和存储器单元阵列2的下面，在另一个实施例中，还可以是位于存储器单元阵列2中或中心的下面。这就能够再次缩短信号传播到存储器单元阵列2的存储器元件6a,6b中的时间。因此，与常规的MRAM存储器相比，根据本发明的MRAM存储器通过特定的缩短信号传播时间就能被区分识别，因此缩短了存储器存储时间。

Claims (18)

1．一种MRAM存储器，它具有：
(a)一包括磁致电阻存储器元件(6a,6b)的存储器单元阵列(2)，上述磁致电阻存储器元件设置在半导体衬底上(4)的至少一个存储器单元层中，
(b)字线(7)和位线(8,9)，用于与存储器单元阵列(2)中的磁致电阻存储器元件(6a,6b)相连接，和
(c)一驱动逻辑装置(5a,5b,5c)，用于通过位线和字线(7,8,9)驱动存储器单元阵列(2)中的磁致电阻存储器元件(6a,6b)，该驱动逻辑装置(5a,5b,5c)集成在半导体衬底(4)中和其上的存储器单元阵列(2)的下面。
2．如权利要求1所述的MRAM存储器，其特征在于：字线(7)和位线(8,9)基本上相互垂直。
3．如上述权利要求任一所述的MRAM存储器，其特征在于：磁致电阻存储器元件(6a,6b)和与磁致电阻存储器元件(6a,6b)相连接的字线和位线(7,8,9)埋置在数个介电层(10a,10b,10c,10e)中。
4．如上述权利要求任一所述的MRAM存储器，其特征在于：字线和位线(7,8,9)经过镀金通孔(11,17,19,26)贯穿介电层(10a,10c)与集成在半导体衬底(4)中的驱动逻辑装置(5a,5b,5c)相连接。
5．如上述权利要求任一所述的MRAM存储器，其特征在于：镀金通孔(11,17,19,26)的直径基本等于最小特征尺寸(F)。
6．如上述权利要求任一所述的MRAM存储器，其特征在于：驱动逻辑装置(5a,5b,5c)是一CMOS逻辑装置。
7．如上述权利要求任一所述的MRAM存储器，其特征在于：存储器元件(6a,6b)各设有两个铁磁性层和一个位于两个铁磁性层之间的非磁性层。
8．如上述权利要求任一所述的MRAM存储器，其特征在于：存储器元件(6a,6b)各具有两种磁化状态。
9．如上述权利要求任一所述的MRAM存储器，其特征在于：两个铁磁性层各至少包含Fe,Ni,Co,Cr,Mn,Gd,Dy其中一的元素。
10．如上述权利要求任一所述的MRAM存储器，其特征在于：两个磁性层的厚度小于或等于20nm。
11．如上述权利要求任一所述的MRAM存储器，其特征在于：非磁性层至少包含Al2O3,NiO,HfO2,TiO2,NbO和SiO2其中之一的材料。
12．如上述权利要求任一所述的MRAM存储器，其特征在于：存储器元件(6a,6b)的非磁性层厚度的范围介于1和4nm之间。
13．如上述权利要求任一所述的MRAM存储器，其特征在于：存储器元件(6a,6b)设有一个与其中之一铁磁性层相邻的反铁磁性层。
14．如上述权利要求任一所述的MRAM存储器，其特征在于：该反铁磁性层至少包含Fe,Mn,Pt,Ni,Ir,Tb或O其中之一的元素。
15．如上述权利要求任一所述的MRAM存储器，其特征在于：存储器元件的尺寸范围介于0.5μm和20μm之间。
16．如上述权利要求任一所述的MRAM存储器，其特征在于：每个位线(8,9)与一传感放大器相连接。
17．如上述权利要求任一所述的MRAM存储器，其特征在于：相互叠加的存储器单元层总厚度的范围介于400和1000nm之间。
18．如上述权利要求任一所述的MRAM存储器，其特征在于：每个字线(7)与相互叠加的两个存储器单元层中的存储器元件(6a,6b)相连接。
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