CN1321382C - 串行/并行数据转换模块及相关计算机*** - Google Patents

Abstract

本发明涉及一种串行/并行数据转换模块，其包含一内含一并行端口及一串行端口的第一串行/并行数据转换器、一内含一并行端口及一串行端口的第二串行/并行数据转换器、以及一控制单元，用来选择性地将该第一串行/并行数据转换器的并行端口电连接于该第二串行/并行数据转换器的并行端口或将该第一串行/并行数据转换器的串行端口电连接于该第二串行/并行数据转换器的串行端口。

Description

串行/并行数据转换模块及相关计算机***

技术领域

本发明涉及一种如通用异步收发器(universal asynchronousreceiver/transmitter，UART)的串行/并行数据转换器，特别涉及一种包含多个串行/并行数据转换器及一控制单元的串行/并行数据转换模块，该控制单元可控制该串行/并行数据转换模块选择性地运作于不同的模式。

背景技术

相较于同步并行传输(synchronous parallel transmission)，异步串行(asynchronous serial)传输具有体积小，价格低廉及传输距离远等优点。举例来说，通用异步收发器(universal asynchronous receiver/transmitter，UART)是一种内含用来控制一计算机(或一处理器)及与该计算机(该处理器)相连接的串行装置(serial device)间的数据传输的微芯片(microchip)的一种异步串行/并行数据转换器。更明确地说，UART所提供该计算机的功能是相似于诸如RS-232的数据终端设备(data terminal equipment，DTE)所提供的数据交换功能，以使该计算机能通过如通用串行总线(universal serialbus，USB)的串行总线与如调制解调器等(modem)的串行装置相互交换数据。

请参阅图1，图1为已知一UART***10的功能方块图。UART***10包含一允许并行数据(parallel data)传输于其上的***总线(system bus)26、一电连接于***总线26且用来发送及接收一并行数据的处理器20、一用来将一并行数据及一串行数据(serial data)互换的UART 22、一允许串行数据传输于其上的通用串行总线28、及一电连接于通用串行总线28且用来发送及接收一串行数据的串行装置24。

UART 22包含六个用来储存控制及状态信息(control and statusinformation)的八位缓存器12、一用来决定传输于处理器20与串行装置24间的数据的传输速率的传输速率产生器(baud rate generator)16、一电连接于***总线26的总线接口(bus interface)14、以及一电连接于串行装置24且用来接收及发送一字符帧(frame)型数据的收发器(transceiver)18。一般而言，在UART 22中，总线接口14是以八个并行的接脚经由***总线26存取处理器20内的数据，而收发器18则是以两接脚(RxD用来输入，TxD则用来输出)经由通用串行总线28存取串行装置24内的数据。该字符帧型数据包含一起始位(space，logic“0”)及一结束位(mark，logic“1”)，该字符帧型数据也可另包含一用来作为错误检查码的奇偶位(parity bit)。

UART 22是依据缓存器12内所储存的控制及状态信息将处理器20经由***总线26所并行地传送来的并行数据，藉由附加一起始位及一结束位(或另附加一奇偶位)于该并行数据的方式先转换成一字符帧型数据，再将该字符帧型数据经由通用串行总线28以逐位的方式传送至串行装置24、或将串行装置24经由通用串行总线28以逐位的方式所传送来的字符帧型数据，藉由辨认(check)后并舍弃(discard)该字符帧型数据中的奇偶位(若有的话)以及删除(strip)该字符帧型数据中的起始位及结束位的方式先转换成一并行数据，再经由***总线26并行地传送至处理器20。

近年来，一计算机***中多配备一个以上(如两个)的处理器，以加速数据的处理，相对应地，该计算机***中也需配备二个UART，以进行该二处理器与其它串行装置间的数据交换。然而，该计算机***中的二处理器仅能分别电连接于该二UART，并通过该二UART与个别的串行装置进行数据交换。

发明内容

因此本发明的主要目的在于提供一种串行/并行数据转换模块，其内所包含的串行/并行数据转换器可受控于一控制单元，以对不同的处理器间或处理器与串行装置间进行数据交换。

根据本发明的申请专利范围，本发明是揭露一种串行/并行数据转换模块，其包含一内含一并行端口及一串行端口的第一串行/并行数据转换器、一内含一并行端口及一串行端口的第二串行/并行数据转换器、以及一控制单元，用来选择性地将该第一串行/并行数据转换器的并行端口电连接于该第二串行/并行数据转换器的并行端口或将该第一串行/并行数据转换器的串行端口电连接于该第二串行/并行数据转换器的串行端口。

如此一来，一连接于该第一串行/并行数据转换器的串行端口的第一串行装置便能与一连接于该第二串行/并行数据转换器的串行端口的第二串行装置交换数据，若该控制单元将该第一串行/并行数据转换器的并行端口电连接于该第二串行/并行数据转换器的并行端口、或者一连接于该第一串行/并行数据转换器的并行端口的第一处理器便能与一连接于该第二串行/并行数据转换器的并行端口的第二处理器交换数据，若该控制单元将该第一串行/并行数据转换器的串行端口电连接于该第二串行/并行数据转换器的串行端口。

由于本发明的串行/并行数据转换模块中的控制单元可选择性地控制该第一处理器、该第二处理器、该第一串行/并行数据转换器、该第二串行/并行数据转换器、该第一串行装置、及该第二串行装置间的电连接方式，因此，本发明的串行/并行数据转换模块具有相当大的使用弹性。

附图简述

图1为已知一UART***10的功能方块图。

图2为本发明的较佳实施例中一UART ASIC的功能方块图。

图3为本发明的第二实施例中一包含图2所显示的UART ASIC的计算机***的第一状态图。

图4为本发明的第三实施例中显示于图3的计算机***的第二状态图。

图5为本发明的第四实施例中显示于图3的计算机***的第三状态图。

图6为图5所显示的计算机***中各组件的连接状态图。

图7为本发明的第五实施例中显示于图3的计算机***的第四状态图。

图8为本发明的第六实施例中一计算机***的状态图。

附图符号说明

10      UART***       12    缓存器

14      总线接口       16    传输速率产生器

18      收发器         20    处理器

22      UART模块       24    串行装置

26      ***总线       28    通用串行总线

30、90  UART ASIC      32    第一UART模块

34      第二UART模块   36、96  控制单元

38、42  并行端口       40、44  串行端口

50、80  计算机***     52    第一处理器

53      第一***总线   54    第二处理器

55    第二***总线    56    第一串行装置

58    第二串行装置    82    第三处理器

84    第四处理器      98    电位转换器

实施方式

除了之前所提及的UART(RS232为UART的一种)外，串行/并行数据转换器尚包含I²C(inter-IC)及USB(IEEE1394)等。I²C，顾名思义，是连接于二IC之间，并且可通过二双向(发送及接收)传输线(串行数据线SDA及串行时脉线SCL)将数据传输于该二IC之间。

本发明的串行/并行数据转换模块可包含至少二相同的串行/并行数据转换器，由于I²C及USB等转换串行数据与并行数据的原理是相似于UART转换串行数据与并行数据的原理，所以，以下谨以UART为例来说明本发明的串行/并行数据转换模块。

请参阅图2，图2为本发明的较佳实施例中一UART模块30的功能方块图，UART 30可为一特殊应用集成电路(application specifi cintegrated.circuit，ASIC)，亦即UART 30所包含的组件皆是整合于该ASIC内。UART ASIC30包含一第一UART 32、一第二UART 34、及一用来控制第一UART 32与第二UART 34相互间或与其它如处理器的并行装置及如调制解调器的串行装置间的连接的控制单元36。第一UART 32包含一第一并行端口(电连接至如图1所显示的UART 22中的总线接口14)38及一第一串行端口(电连接至如图1所显示的UART 22中的收发器18)40，而第二UART 34包含一第二并行端42及一第二串行端口44。关于控制单元36如何控制第一UART 32及第二UART 34相互间或与其它并行装置及串行装置间的连接留待后述。

前已言之，图1所显示的UART 22内包含六个用来储存控制及状态信息的八位缓存器12，UART 22可依据这些缓存器12中所储存的控制及状态信息来接收或发送数据。这六个缓存器分别为：一用来储存行将经由收发器18所发出的八位数据的XMITDT缓存器、一用来储存收发器18所刚收到的八位数据的RECVDT缓存器、二用来共同储存一供传输速率产生器16之用的十六位(八位+八位)传输速率的DIVMSB及DIVLSB缓存器、一用来储存关于UART 22的现行运作模式(发送或接收数据)等重要信息的STATUS缓存器、以及一用来标示UART 22的发送及接收数据之是否完成的CLRINT缓存器。而该STATUS缓存器中的前四低位依序为一用以表示UART 22正在发送(或称处于发送数据的状态)一字符帧型数据的XMIT位(bit 0，LSB)、一用来表示UART 22正在接收(或称处于接收数据的状态)一字符帧型数据的RECV位(bit1)、一用来表示UART 22已发送完毕该字符帧型数据的DONE_XMIT位(bit2)、以及一用来表示UART 22已接收完毕该字符帧型数据的DONE_RECV位(bit3)。本发明所揭露的串行/并行数据转换模块(以UART为例)就是藉由改变第一UART 32及第二UART模块的缓存器内所储存的控制及状态信息，以改变第一UART 32与第二UART 34相互间或与其它并行装置及串行装置间的数据传输状态。

请参阅图2，图3为本发明的第二实施例中一包含UART ASIC 30的计算机***50的第一状态图。计算机***50另包含一第一处理器52、一将第一处理器52电连接于UART ASIC 30的第一***总线53、一第二处理器54、一将第二处理器54电连接于UART ASIC 30的第二***总线55、一第一串行装置56、及一第二串行装置58。在第二实施例中，控制单元36中的开关SW₁、SW₂、SW₃、SW₄、SW₅、SW₆、及SW₇是分别将节点a与c、a与e、b与d₂、b与d₂、A与C、B与E、以及c与f连接在一起。也就是说，第一处理器52可经由UART ASIC 30同时与第一串行装置56及第二串行装置58交换数据，而第二处理器54是处于闲置状态(idle)。当第一处理器52要将一八位数据传送至第一串行装置56及第二串行装置58时，UART ASIC 30的第一UART 32及第二UART 34的六个缓存器中该STATUS缓存器中的最低位(XMIT位)会被设定成”1”，当然，该八位数据尚需被附加一起始位及一结束位以转换成一字符帧型数据后，方能被传送至第一串行装置56及第二串行装置58；反之，当第一处理器52要接收第一串行装置56及第二串行装置58所传来的字符帧型数据时，该STATUS缓存器中的RECV位(bit1)会被设定成”1”。

在计算机***50中，第一处理器52及第二处理器54也可分别与第一串行装置56及第二串行装置58交换数据。请参阅图4，图4为本发明的第三实施例中计算机***50的第二状态图。在图4中，控制单元36中的开关SW₁、SW₂、SW₃、SW₄、SW₅、SW₆、及SW₇是分别将节点a与c、a与d₁、b与d₂、b与e、A与C、B与E、以及c与f连接在一起。也就是说，除了第一处理器52可经由UART ASIC 30的第一UART 32与第一串行装置56交换数据外，第二处理器54亦可经由UART ASIC 30的第二UART 34与第二串行装置58交换数据。通过分别设定对应的第一UART 32及第二UART 34中的STATUS缓存器，第一处理器52及第二处理器54可个别地与第一串行装置56及第二串行装置58分别进行数据的接收与发送。

上述的计算机***50中，处理器(第一处理器52及第二处理器54)是与串行装置(第一串行装置56及第二串行装置58)交换数据，然而，处理器之间有时也必需交换数据。请参阅图5，图5为本发明的第四实施例中计算机***50的第三状态图。在图5所显示的计算机***50中，控制单元36中的开关SW₁、SW₂、SW₃、SW₄、SW₅、SW₆、及SW₇是分别将节点a与c、a与d₁、b与d₂、b与e、A与D、B与D、以及c与f连接在一起。如此一来，第一处理器52可经由UART ASIC 30的第一UART 32及第二UART 34与第二处理器54交换数据。当第一处理器52要将一八位数据传送至第二处理器54时，第一UART 32的六个缓存器中该STATUS缓存器的最低位(XMIT位)会被设定成”1”，以将该八位数据所转换而成的字符帧型数据发送出去，而第二UART 34的六个缓存器中该STATUS缓存器中的RECV位(bit1)会被设定成”1”，以接收由第一UART 32所传来的字符帧型数据(等效上，亦即将第一UART 32中用以发送数据的Tx端与第二UART 34中用以接收数据的Rx端相连接)；反之，当第二处理器54要将一八位数据传送至第一处理器52时，第二UART 34的六个缓存器中该STATUS缓存器的最低位(XMIT位)会被设定成”1”，以将该八位数据所转换而成的字符帧型数据发送出去，而第一UART 32的六个缓存器中该STATUS缓存器中的RECV位(bit 1)会被设定成”1”，以接收由第二UART 34所传来的字符帧型数据。

请参阅图6，图6为图5中所显示的计算机***50的第三状态图中，第一处理器52、第二处理器54、第一UART 32及第二UART 34的连接状态图。如图6所示，第一UART 32是被控制分别连接于第二UART 34的TX、RX、CTS、RTS、DSR、及DTR，也就是说，当第一处理器52要将一八位数据传送至第二处理器54时，第一UART 32系受控扮演一发送器、而第二UART 34是受控扮演一接收器；当第二处理器54要将一八位数据传送至第一处理器52时，第一UART 32是受控扮演一接收器、而第二UART 34是受控扮演一发送器。

计算机***50中的第一串行装置56及第二串行装置58也可于彼此间交换数据。请参阅图7，图7为本发明的第五实施例中计算机***50的第四状态图。在图7所显示的计算机***50中，控制单元36中的开关SW₁、SW₂、SW₃、SW₄、SW₅、SW₆、及SW₇系分别将节点a与d₂、b与d₂、A与C、B与E、以及c与e连接在一起。如此一来，第一串行装置56可经由UART ASIC 30的第一UART 32及第二UART 34与第二串行装置58交换数据。当第一串行装置(host)56要将一字符帧型数据传送至第二串行装置58时，第一UART 32的六个缓存器中该STATUS缓存器中的RECV位(bit1)会被设定成”1”，以接收由第一串行装置56所传来的字符帧型数据，而第二UART 34的六个缓存器中该STATUS缓存器的最低位(XMIT位)会被设定成”1”，以将一字符帧型数据(其是转换自一八位数据，而该八位数据则是由第一UART 32转换该字符帧型数据而得)发送至第二串行装置58，反之亦然，于此不再赘述。

在图5所显示的计算机***50中，第一处理器52及第二处理器54是假定具有一相同的工作电压。然而，在一些内含双处理器的计算机***中，该二处理器的工作电压未必恒为相同，而该具有相异工作电压的处理器间并无法直接地交换数据。请参阅图8，图8为本发明的第六实施例中一计算机***80的状态图，计算机***80中所包含的第三处理器82及第四处理器84具有相异的工作电压(举例来说，第三处理器82的工作电压为2.5v，而第四处理器84的工作电压为3.3v)，而计算机***80中亦包含第一串行装置56、第二串行装置58、第一***总线53、第二***总线55、及一UART ASIC 90。与图2所显示的UART ASIC 30不同的是，UART ASIC 90除了包含第一UART 32、第二UART 34及一控制单元96(控制单元96相异于控制单元36之点是在于控制单元36中的节点e被替换成控制单元96中的节点e₁及e₂)外，另包含一电连接于节点e₁的电位转换器98。在控制单元96中的开关SW₁、SW₂、SW₃、SW₄、SW₅、SW₆、及SW₇分别将节点a与c、a与d₁、b与d₂、b与e₁、A与D、B与D、以及c与f连接在一起的情况下，电位转换器98可将第三处理器82所发出并经由电位转换器98转换为预定电压后，再由第一UART32发送至第二UART 34和控制单元96，并由电位转换器98转换为第四处理器84的电压电平，反之亦然。如此一来，仅管具有不同的工作电压，计算机***80中的第三处理器82及第四处理器84仍能于彼此间交换数据。

在图8所显示的UART ASIC 90中，电位转换器98是位于第一UART 32及第二UART 34外，当然，本发明的串行/并行数据转换模块中的电位转换器也可分别设置于第一UART 32/及或第二UART 34中。

相较于已知串行/并行数据转换模块(包含二互不相关的串行/并行数据转换器)，本发明的串行/并行数据转换模块不仅可控制该第一处理器及该第二处理器同时或分别与该第一串行装置及该第二串行装置交换数据，也可于彼此间交换数据。此外，运作于不同工作电压的第一处理器及第二处理器仍可藉由一电位转换器的电位转换下，将所发出或接收的字符帧型数据转换电位以进行数据交换，因此，本发明的串行/并行数据转换模块具有较大的使用弹性。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (21)

1.一种计算机***，其包含：

一第一处理器；

一第一串行/并行数据转换器，其包含一并行端口及一串行端口；

一第二串行/并行数据转换器，其包含一并行端口及一串行端口；以及

一控制单元，用来选择性地将该第一处理器电连接于该第一串行/并行数据转换器的并行端口、将该第一处理器同时电连接于该第一串行/并行数据转换器及该第二串行/并行数据转换器的并行端口、或将该第一处理器电连接于第一串行/并行数据转换器的并行端口并将该第一串行/并行数据转换器的串行端口电连接于该第二串行/并行数据转换器的串行端口。

2.如权利要求1所述的计算机***，其另包含一电连接于该第一串行/并行数据转换器的串行端口的串行装置。

3.如权利要求1所述的计算机***，其另包含二串行装置，其中该控制单元另用来选择性地将该二串行装置分别电连接于该第一串行/并行数据转换器的串行端口及该第二串行/并行数据转换器的串行端口。

4.如权利要求1所述的计算机***，其另包含第二处理器，其中该控制单元另用来选择性地将该第二处理器电连接于该第二串行/并行数据转换器的并行端口。

5.如权利要求4所述的计算机***，其中，该第一处理器的工作电压是相同于该第二处理器的工作电压。

6.如权利要求4所述的计算机***，其中，该第一处理器的工作电压是不同于该第二处理器的工作电压。

7.如权利要求1所述的计算机***，其另包含一电位转换器，电连接于该第一串行/并行数据转换器的串行端口及该第二串行/并行数据转换器的串行端口之间，用来调整传输于该第一串行/并行数据转换器的串行端口及该第二串行/并行数据转换器的串行端口之间的数据的电位。

8.如权利要求1所述的计算机***，其中，该控制单元为一逻辑电路。

9.如权利要求1所述的计算机***，其中，该控制单元为一储存于一内存内的程序代码。

10.如权利要求1所述的计算机***，其中，该第一串行/并行数据转换器、该第二串行/并行数据转换器、及该控制单元是整合于一特殊应用集成电路内。

11.如权利要求1所述的计算机***，其中，该第一串行/并行数据转换器为一通用异步收发器。

12.如权利要求1所述的计算机***，其中，该第一串行/并行数据转换器为一I2C。

13.如权利要求1所述的计算机***，其中，该第一串行/并行数据转换器为一USB。

14.一种串行/并行数据转换模块，其包含：

一第一串行/并行数据转换器，其包含一并行端口及一串行端口；

一第二串行/并行数据转换器，其包含一并行端口及一串行端口；以及

一控制单元，用来选择性地将该第一串行/并行数据转换器的并行端口电连接于该第二串行/并行数据转换器的并行端口或将该第一串行/并行数据转换器的串行端口电连接于该第二串行/并行数据转换器的串行端口。

15.如权利要求14所述的串行/并行数据转换模块，其另包含一电位转换器，电连接于该第一串行/并行数据转换器的串行端口及该第二串行/并行数据转换器的串行端口之间，用来调整传输于该第一串行/并行数据转换器的串行端口及该第二串行/并行数据转换器的串行端口之间的数据的电位。

16.如权利要求14所述的串行/并行数据转换模块，其中，该控制单元为一逻辑电路。

17.如权利要求14所述的串行/并行数据转换模块，其中，该控制单元为一储存于一内存内的程序代码。

18.如权利要求14所述的串行/并行数据转换模块，其中，该第一串行/并行数据转换器、该第二串行/并行数据转换器、及该控制单元是整合于一特殊应用集成电路内。

19.如权利要求14所述的串行/并行数据转换模块，其中，该第一串行/并行数据转换器为一通用异步收发器。

20.如权利要求14所述的串行/并行数据转换模块，其中，该第一串行/并行数据转换器为一I2C。

21.如权利要求14所述的串行/并行数据转换模块，其中，该第一串行/并行数据转换器为一USB。

Images