CN1312840C - 带关断功能的施密特触发器 - Google Patents

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Abstract

所描述的是一种可以在不确知栅电压(例如，浮动或触发输入)状况下关断的施密特触发器单元，使得核心和施密特触发器输入相隔离。这是由阻止电流通过在上述状态下栅电压不确定的晶体管并强加一个确定输出到输出端的电路来完成的。

Description

带关断功能的施密特触发器
优先权信息
本申请要求于2002年10月9日提交的美国专利申请10/267,796的优先权，其整体内容通过引用包括在此。
发明背景
本发明涉及CMOS施密特触发器单元领域，特别涉及带关断功能的施密特触发器单元。
通常需要知道信号何时越过预定电平。施密特触发器就是用于此类用途的一种电路。施密特触发器在这种用途中有优势，因为它的输出取决于输入信号和最近的历史记录(即，它表现出滞后作用)。这样，有噪声的输入信号在输入越过触发点时不会在输出端引起多次跳变。相反，输入端的乱真效应必须大于阈值差才能在输出端产生跳变。
用于集成电路(IC)的施密特触发器单元通常有一个施密特触发器输入级，和一个输出缓冲级。在大多数IC中，输入级由I/O电压VI/O供电，而输出缓冲级由核心电压Vcore供电。在这种情况下，除了作为缓冲外，输出级还提供电平移位功能，以使施密特触发器输出从VI/O领域向Vcore领域移位。
标准的施密特触发器单元在多种情况下消耗电能。例如，如果允许施密特触发器输入浮动或者如果输入是触发(toggling)输入，施密特触发器消耗电能。但是，低功耗设计要求在所有晶体管中电流可控。这样，一种可以在此类条件下可关断的施密特触发器单元将对低功耗设计是有优势的。
发明内容
本发明的一方面提供一种施密特触发器单元，其具有带输入和输出的施密特触发器电路、和带输出端和连接到施密特触发器电路输出的输入的输出缓冲电路。一关断晶体管(disable transistor)接到施密特触发器电路和输出缓冲电路，使得电流被禁止通过施密特触发器电路和输出缓冲电路中处于栅电压不确知状态的晶体管。栅电压不确知的状态的例子包括但不限于浮动输入和触发输入(floating input and toggling input)。一晶体管也连接到输出缓冲电路，使得已确知的输出可以强加到输出端。
本发明的另一方面提供一种在不确知栅电压状态下(例如，浮动输入或触发输入)关断施密特触发器单元的方法。电流被禁止通过施密特触发器单元中由于上述输入状态其栅电压为不确知的晶体管。一已确知输出也被强加到输出端。
附图简要说明
图1描述了一种根据本发明的施密特触发器单元。
具体实施方式
贯穿整个说明书，本发明的施密特触发器和本发明的关断施密特触发器的方法都是在浮动输入状态下描述的。但应当注意，本发明在其他栅电压不确知状态下同样可适用。此类状态的例子包括但不限于浮动输入和触发输入。
图1描述了一种根据本发明的施密特触发器单元100。施密特触发器100包括由I/O电压供电的施密特触发器电路102，和由核心电压供电的输出缓冲电路104。施密特触发器电路102包括输入端110，它接收输入信号并将该信号耦合到一包括p沟道MOS晶体管116和n沟道MOS晶体管118的比较器电路。晶体管116和118相串联，以它们的漏极于输出节点115处连接在一起。跳闸点电位FB1和FB2经由由一对p沟道晶体管112和114，与n沟道晶体管120和122组成的分压器网络耦合到相应晶体管116和118的源极。低阈值参考电位FB1接到p沟道晶体管116的源极，而高跳闸点电位FB2接到n沟道晶体管118的源极。
为形成第一分压器，p沟道晶体管112和114相串联，以它们的源极共接于节点113。他们串联跨在电位为VDIO(即I/O电压VI/O)的源极到电位Vss间。例如，VDIO是3.3V而Vss是地。低阈值参考电平FB1形成于节点113。
为形成第二分压器，n沟道晶体管120和122相串联，以它们的源极共接于节点119。晶体管122的漏极接到VDIO，而晶体管120的漏极接到关断晶体管106的源极，晶体管106是个n沟道MOS晶体管。关断晶体管106的漏极接到Vss，而它的栅极接一个关断信号IEN。当关断晶体管处于导通时，高阈值参考电平FB2形成于节点119。
P沟道晶体管114和n沟道晶体管122各自接成源极跟随器，晶体管114和122各自的栅极耦合到输出节点115。
输出缓冲电路104从输出节点115接收信号SO。信号SO在输出缓冲电路104由包含一对串联的反相器125和127的电平移位器接收。反相器125包含p沟道晶体管124和n沟道晶体管126，二者串联，它们的漏极连接在一起，形成输出节点131。它们的输入栅极并联接到输出节点115。p沟道晶体管124的源极接到电位VDD(即核心电位Vcore)。例如，Vcore是1.8V。n沟道晶体管126的源极接到关断晶体管106的源极。
同样，反相器127包含p沟道晶体管128和n沟道晶体管130，二者串联，它们的漏极连接在一起，形成输出节点133。它们的输入栅极并联接到反相器125的输出131。p沟道晶体管128的源极接到电位VDD(即核心电位Vcore)。n沟道晶体管126的源极接到关断晶体管106的源极。
电平移位器的输出133(即反相器127的输出)通过缓冲反相器135传输到输出端136。缓冲反相器135包括一对p和n沟道晶体管132和134，它们串联，漏极连接在一起，形成输出端136。它们的输入栅极并联接到反相器127的输出133。p沟道晶体管132的源极接到VDD。n沟道晶体管126的源极接到Vss。
一个上拉晶体管108源极接到VDD，而漏极接到缓冲反相器135的输入。上拉晶体管108的栅极接到关断信号IEN。
施密特触发器单元100和美国专利3,984,703号的施密特触发器相似，通过引用结合于此。然而，施密特触发器单元100具有关断晶体管106和上拉晶体管108，当浮动状况出现在输入110时，它们即运作，以关断施密特触发器单元100。
在浮动状况不发生的时候，IEN被驱动为逻辑1，使关断晶体管106导通，而上拉晶体管108截止。相反地，当浮动状况有可能发生时，比如在初始化期间或掉电时，通过驱动IEN为逻辑0，输入被关断。这使关断晶体管106截止，而上拉晶体管108导通。IEN参考核心电压VDD。
当关断晶体管106处于导通状态而上拉晶体管处于截止状态(即当IEN是逻辑1)，施密特触发器单元100以和美国第3,984,703号专利描述的电路相似的方式工作。除了关断晶体管106，施密特触发器电路102和美国第3,984,703号专利在虚线框图24中显示的电路部分一样。这样，在关断晶体管106处于导通状态的情况中，施密特触发器电路102和虚线框24中显示的电路部分一样工作。施密特触发器电路102的输出SO传输到包含反相器125和127的电平移位器。经电平移位后，信号通过缓冲反相器135传输到输出端136。
当关断晶体管106处于截止状态而上拉晶体管处于导通状态(即IEN是逻辑0)，施密特触发器单元100关断，使得输出136和输入110相隔离，且通过晶体管的电流得到控制。在这种情况下，关断晶体管106阻止电流通过那些由于输入端110的浮动状况而使栅极电压不确知的晶体管。在所示的具体实现中，这是通过由将晶体管120、126和130从VSS上断开来完成的。与此同时，上拉晶体管108迫使输出端136的输出信号到一已确知状态。在所示具体实现中，是通过上拉缓冲反相器135的输入到逻辑1来实现。这产生的是逻辑0输出到输出端136。
如此，当输入浮动状况有可能出现时，施密特触发器100可以关断，使得核心和施密特触发器电路输入相隔离。这是通过在信号IEN上置设合适的逻辑，以便阻止电流通过那些栅电压不确知的晶体管，并在输出端强加一个确知的输出来完成的。
所示的设计是有优势的，因为IEN可以由核心电压做参考。一般，在掉电和初始化期间，核心电压先于I/O电压稳定。此外，本设计不需要电平移位器来用IEN操作关断晶体管106，这消除了额外的电路。
尽管就本发明的优选实施方式对本发明进行了展示和描述，但可以对其形式和细节做出各种变化、省略和增加，而不背离本发明的精神和范围。

Claims (11)

1.一种施密特触发器单元，它包括：
一施密特触发器电路，具有一输入和一输出；
一输出缓冲电路，具有一输出端，和一连接到所述施密特触发器电路的输出的输入；
一关断晶体管，连接到所述施密特触发器电路和输出缓冲电路，使得电流可被禁止通过所述施密特触发器电路中的至少一个晶体管和所述输出缓冲电路中的至少一个晶体管；
一晶体管，连接到所述输出缓冲电路，使得一确知的输出被强加到所述输出端。
2.如权利要求1所述的施密特触发器单元，其特征在于，所述施密特触发器电路包括：
输入端，用以接收输入信号并将所述输入信号耦合到第一p沟道晶体管及第一n沟道晶体管的栅极，其中所述第一p沟道晶体管和第一n沟道晶体管的漏极在输出节点处连接在一起；
第一分压器，用以在所述第一p沟道晶体管的源极提供一低阈值参考电位，所述第一分压器包括第二和第三p沟道晶体管，二者的源极连接到所述第一p沟道晶体管的源极，其中第三p沟道晶体管的栅极连接到所述输出节点；和
第二分压器，用以在第一n沟道晶体管的源极提供高阈值参考电位，第二分压器包括第二和第三n沟道晶体管，二者的源极连接到第一n沟道晶体管的源极，其中第三n沟道晶体管的栅极连接到所述输出节点。
3.如权利要求2所述的施密特触发器单元，其特征在于：
第二p沟道晶体管的漏极连接到第一电位；
第三p沟道晶体管的漏极连接到第二电位；
第二n沟道晶体管的漏极连接到所述关断晶体管的源极；以及
第三n沟道晶体管的漏极连接到所述第一电位。
4.如权利要求1所述的施密特触发器单元，其特征在于，所述输出缓冲电路包括：
电平移位器，连接到所述输出缓冲电路的输入，以接收所述施密特触发器电路的输出；和
缓冲反相器，用以接收来自电平移位器的输出并用以在所述输出端提供输出。
5.如权利要求4所述的施密特触发器单元，其特征在于，所述晶体管的源极连接到第一电位，而其漏极连接到所述缓冲反相器的输入。
6.如权利要求4所述的施密特触发器单元，其特征在于，所述电平移位器包括一对串联的反相器。
7.一种施密特触发器单元，它包括：
施密特触发器电路，具有输入和输出；
输出缓冲电路，具有一连接到所述施密特触发器电路输出的输入、和一输出；
用于禁止电流通过所述施密特触发器电路中的至少一个晶体管和所述输出缓冲电路中的至少一个晶体管的装置；和
用于在所述输出端强加一个确知的输出的装置。
8.如权利要求7所述的施密特触发器单元，其特征在于，所述施密特触发器电路包括：
输出端，用以接收输入信号并将输入信号耦合到第一p沟道晶体管和第一n沟道晶体管的栅极，其中所述第一p沟道晶体管和第一n沟道晶体管的漏极在所述输出节点处连接在一起；
第一分压器，用以在第一p沟道晶体管的源极提供一低阈值参考电位，第一分压器包括第二和第三p沟道晶体管，二者的源极连接到第一p沟道晶体管的源极，其中第三p沟道晶体管的栅极连接到所述输出节点；和
第二分压器，用以在第一n沟道晶体管的源极提供一高阈值参考电位，第二分压器包括第二和第三n沟道晶体管，二者的源极连接到第一n沟道晶体管的源极，其中第三n沟道晶体管栅极连接到所述输出节点。
9.如权利要求7所述的施密特触发器单元，其特征在于，所述输出缓冲电路包括：
电平移位器，连接到输出缓冲电路的输入，以接收所述施密特触发器电路的输出；和
缓冲反相器，用以接收所述电平移位器的输出并用以在所述输出端提供输出。
10.如权利要求9所述的施密特触发器单元，其特征在于，所述电平移位器包括一对串联的反相器。
11.在具有输入端和输出端的集成电路施密特触发器单元中，一种在不确知栅电压的情况期间关断施密特触发器单元的方法，所述方法包括：
禁止电流通过所述施密特触发器单元中其栅电压不确知的那些晶体管；和
在所述输出端强加一个确知的输出。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023238B1 (en) 2004-01-07 2006-04-04 Altera Corporation Input buffer with selectable threshold and hysteresis option
US6965251B1 (en) 2004-02-18 2005-11-15 Altera Corporation Input buffer with hysteresis option
JP4471226B2 (ja) * 2007-07-23 2010-06-02 統寶光電股▲ふん▼有限公司 半導体集積回路
CN102904549B (zh) * 2012-09-11 2015-04-08 广州金升阳科技有限公司 一种施密特触发器电路
US9467125B2 (en) * 2014-12-17 2016-10-11 Stmicroelectronics International N.V. CMOS Schmitt trigger circuit and associated methods
CN106612109B (zh) * 2016-12-23 2020-04-24 锐捷网络股份有限公司 一种振荡电路和路由设备
JP7073734B2 (ja) * 2018-01-19 2022-05-24 富士電機株式会社 シュミットトリガインバータ回路
TWI656738B (zh) * 2018-06-11 2019-04-11 瑞昱半導體股份有限公司 觸發器電路
JP7416087B2 (ja) * 2019-12-03 2024-01-17 富士電機株式会社 比較回路、半導体装置
US11923855B2 (en) 2021-09-20 2024-03-05 Stmicroelectronics International N.V. Schmitt trigger with pull-up transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369311A (en) * 1992-03-06 1994-11-29 Intel Corporation Clock generator control circuit
EP0664612A1 (en) * 1994-01-24 1995-07-26 Advanced Micro Devices, Inc. Noise filter
US5886556A (en) * 1997-01-27 1999-03-23 Motorola, Inc. Low power schmitt trigger

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3984703A (en) 1975-06-02 1976-10-05 National Semiconductor Corporation CMOS Schmitt trigger
US5459437A (en) * 1994-05-10 1995-10-17 Integrated Device Technology Logic gate with controllable hysteresis and high frequency voltage controlled oscillator
US6046617A (en) * 1998-06-25 2000-04-04 National Semiconductor Corporation CMOS level detection circuit with hysteresis having disable/enable function and method
US6388488B1 (en) * 2000-11-02 2002-05-14 National Semiconductor Corporation Schmitt trigger with hysteresis and previous-state memory
US6448830B1 (en) * 2001-11-05 2002-09-10 International Business Machines Corporation Single-stage tri-state Schmitt trigger

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369311A (en) * 1992-03-06 1994-11-29 Intel Corporation Clock generator control circuit
EP0664612A1 (en) * 1994-01-24 1995-07-26 Advanced Micro Devices, Inc. Noise filter
US5886556A (en) * 1997-01-27 1999-03-23 Motorola, Inc. Low power schmitt trigger

Also Published As

Publication number Publication date
CN1711684A (zh) 2005-12-21
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EP1550213A1 (en) 2005-07-06

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