CN1303699C - 具有有源沟槽角落和厚底部氧化物的沟槽型mis器件及其制造方法 - Google Patents
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Abstract
一种沟槽型MOSFET(40)，包括有源角落区域(25)和居中位于沟槽(19)底部的厚绝缘层(33)。薄的栅极绝缘层(15)衬在沟槽(19)的侧壁和底表面周边部分上。栅极(14)填充该沟槽，邻近该薄绝缘层(15)。栅极(14)邻近厚绝缘层(33)的侧面和顶部。厚绝缘层(33)将栅极(14)与沟槽(19)底部的漏极导电区(13)隔开，形成减小的栅极对漏极电容，并使MOSFET(40)尤其适用于高频应用。
Description
技术领域
本发明涉及沟槽型金属-绝缘体-半导体(MIS)器件，尤其涉及适用于高频工作的沟槽型MOSFET。
背景技术
一些金属-绝缘体-半导体(MIS)器件包括位于沟槽中的栅极，该沟槽自半导体衬底(例如硅)的表面向下延伸。在这类器件中的电流流向主要是垂直的，结果单元可以更密集地堆积。在其它条件相同的情况下，这提高了电流输运能力，并降低了器件的导通电阻。包含在通常类型MIS器件中的器件包括金属-氧化物-半导体场效应晶体管(MOSFET)、绝缘栅极双极晶体管(IGBT)和MOS栅极可控硅。
沟槽型MOSFET例如可以制成具有高跨导(gm，max)和低的特定导通电阻(Ron)，这些对于最佳线性信号放大和转换是重要的。然而，用于高频工作的一个最重要的问题是减小了MOSFET内部电容。内部电容包括栅极对漏极电容(Cgd)、输入电容(Ciss)和输出电容(Coss)，栅极对漏极电容也被称作反馈电容(Crss)。
图1是传统n型沟槽型MOSFET 10的剖视图。在MOSFET 10中，通常生长在N+衬底(未示出)上的n型外延(“N-epi”)层13是漏极。N-epi层13可以是轻度掺杂层，即N-层。P型体区12将N-epi层13与N+源极区11隔开。电流沿沟槽19的侧壁垂直流过沟道(用虚线表示)。沟槽19的侧壁和底部用薄的栅极绝缘体15(例如二氧化硅)衬里。沟槽19用诸如掺杂多晶硅的导电材料填充，其形成栅极14。其中包括有栅极14的沟槽19被绝缘层16覆盖，该绝缘层可以是硼磷硅酸盐玻璃(BPSG)。与源极区11和体区12的电接触由通常为金属或金属合金的导体17形成。栅极14在第三维度上接触图1平面的外侧。
MOSFET 10的显著缺陷在于形成在栅极14和N-epi层13之间的大重叠区18，该重叠区使得薄栅极绝缘体15的一部分经受漏极工作电压。大的重叠限制了MOSFET 10的漏电压额定值，对薄栅极绝缘体15带来了长期可靠性问题，且大大增加了MOSFET 10的栅极对漏极电容Cgd。在沟槽结构中，Cgd比传统横向器件中的大，限制了MOSFET 10的开关速度，并因而限制了其在高频应用中的使用。
解决此不足的一个可能的方法在以上参考的美国申请第09/591,179号中得以说明，并示于图2中。图2是沟槽型MOSFET 20的剖视图，其具有沟槽19底部附近的未掺杂多晶硅塞22。MOSFET 20类似于图1的MOSFET 10，除了多晶硅塞22外，该多晶硅塞通过氧化物层21与沟槽19的底部隔开，并通过氧化物层23与栅极14隔开。氧化物层21、多晶硅塞22和氧化物层23的夹层结构用于增加栅极14和N-epi层13之间的距离，从而降低Cgd。
然而，在一些情况下，优选的是在沟槽19的底部具有比未掺杂多晶硅更加绝缘的材料，以便在高频应用中将Cgd减至最小。
解决此问题的一个可行方法在以上参考的美国申请第09/927,320号中得以说明，并示于图3中。图3是沟槽型MOSFET 30的剖视图，该沟槽型MOSFET在沟槽19底部附近具有厚绝缘层31。MOSFET 30类似于图1的MOSFET 10和图2的MOSFET 20。但是，在MOSFET 30中，仅沟槽19的侧壁衬以薄栅极绝缘体15(例如二氧化硅)。与图1的MOSFET 10不同，厚绝缘层31(例如二氧化硅)衬在图3的MOSFET 30的沟槽19的底部。厚绝缘层31将栅极14与N-epi层13隔开。这避免了如图1所示的仅薄栅极绝缘体15分隔栅极14与N-epi层13(漏极)时发生的问题。厚绝缘层31提供了比以如图2所示的多晶硅塞22可获得的更有效的绝缘体。与图2的MOSFET 20相比，厚绝缘层31减小了MOSFET 30的栅极对漏极电容Cgd。
图3的方案在体区12和厚绝缘层31之间具有薄的栅极氧化物区24。这是因为体区12的底部界面与厚绝缘层31的顶边不是自对准的。如果体区12延伸经过厚绝缘层31的顶边，则MOSFET 30会具有高的导通电阻Ron和高的阈值电压。由于这样的对准在制造中难以控制，所以充足的工艺裕度会导致薄栅极氧化物区24中显著的栅极对漏极重叠。薄的栅极区24还存在于图2的MOSFET 20中，位于体区12和多晶硅塞22之间。于是，对于高频应用而言，Cgd依然会是问题。因此，需要具有小的栅极对漏极电容Cgd和更好的高频性能的沟槽型MOSFET。
发明内容
根据本发明，一种金属-绝缘体-半导体(MIS)器件包括半导体衬底，该衬底包括自该衬底表面延伸进入衬底内的沟槽。第一导电类型的源极区邻近沟槽侧壁和衬底表面。与第一导电类型相反的第二导电类型的体区邻近源极区和侧壁，且邻近沟槽的底表面的第一部分。第一导电类型的漏极区邻近体区，且邻近沟槽的底表面的第二部分。沟槽至少沿毗邻体区的侧壁且至少沿毗邻体区的底表面的第一部分衬以第一绝缘层。沟槽还沿沟槽底表面的第二部分衬以第二绝缘层。第二绝缘层与第一绝缘层连接，且第二绝缘层比第一绝缘层厚。
在用于这种MIS器件的制造工艺的一示例性实施例中，在衬底中形成包括侧壁、角落表面和中心底表面的沟槽。厚绝缘层设置在中心底表面上。薄绝缘层形成在侧壁上和角落表面上。栅极形成在厚绝缘层周围和上方并邻近沟槽中的薄绝缘层，使得沿角落表面的至少一部分形成有源角落区。
在一实施例中，利用沉积并被蚀刻以露出沟槽底表面中心部分的掩模层来沉积厚绝缘层。沉积并蚀刻厚绝缘层以在侧壁上形成掩模层的暴露部分，留下在沟槽底表面中心部分上的厚绝缘层部分。掩模层被去除，露出沟槽的侧壁和角落表面，同时留下在沟槽底表面中心部分上的厚绝缘层部分。
厚绝缘层将沟槽栅极与沟槽底部的漏极导电区隔开，同时有源角落区将薄栅极绝缘体区中的栅极对漏极重叠减至最小。这导致小的栅极对漏极电容，使得根据本发明的诸如沟槽型MOSFET的MIS器件适于高频应用。
在替换性实施例中，沟槽衬以氧化物层。该氧化物层包括第一部分、第二部分、以及在所述第一和第二部分之间的过渡区。第一部分邻近器件的漏极区的至少一部分，且第二部分邻近器件的体区的至少一部分。所述第一部分中的氧化物层的厚度大于第二部分中所述氧化物层的厚度。过渡区中氧化物层的厚度自第一部分向第二部分逐渐降低。体区和漏极区之间的PN结在沟槽处终结，邻近所述氧化物层的所述过渡区。
附图说明
通过参照以下说明和附图，本发明将得以更好地理解。附图中，相同或类似的部件通常以相同的附图标记标示。
图1是传统沟槽型MOSFET的剖视图；
图2是在沟槽底部具有多晶硅塞的沟槽型MOSFET的剖视图；
图3是在沟槽底部具有厚绝缘层的沟槽型MOSFET的剖视图；
图4是根据本发明的沟槽型MOSFET的一个实施例的剖视图；
图5A-5P是剖视图，示出了制造根据本发明的沟槽型MOSFET的工艺的一个实施例；
图6是根据本发明的沟槽型MOSFET的替换实施例的剖视图；
图7是根据本发明的沟槽型MOSFET的替换实施例的剖视图；
图8是再一替换实施例的制造过程中截取的剖视图；
图9A-9C显示了图8实施例的三种变化；以及
图10是图8的完整MIS器件的剖视图。
具体实施方式
图4是根据本发明的沟槽型MOSFET 40的一个实施例的剖视图。在MOSFET 40中，n型外延(“N-epi”)层13是漏极，此层可以是N-层，且通常生长在N+衬底上(未示出)。P型体区12将N-epi层13与N+源极区11隔开。体区12沿沟槽19的侧壁扩散(diffuse)，经过角落区25，并部分地沿沟槽19的底部扩散。电流沿沟槽19的侧壁和围绕角落区25垂直流过沟道(用虚线表示)。
沟槽19的侧壁和角落区25用薄栅极绝缘体15(例如二氧化硅)衬里。氧化物塞33居中位于沟槽19的底部。沟槽19以诸如掺杂多晶硅的导电材料进行填充，该导电材料形成栅极14。栅极14延伸进入沟槽19的角落区25中，位于氧化物塞33和栅极绝缘体15之间。其中包括有栅极14和氧化物塞33的沟槽19被绝缘层16覆盖，该绝缘层可以是硼磷硅酸盐玻璃(BPSG)。与源极区11和体区12的电接触由导体17形成，该导体通常是金属或金属合金。栅极14在图4的平面之外的第三维度(dimension)上被接触。
图4的沟槽型MOSFET利用氧化物塞33将栅极14与N-epi层13隔开，从而减小栅极对漏极电容Cgd。使沟道围绕角落区25延伸至沟槽底部，这排除了薄栅极氧化物区(即，见图3中的薄栅极氧化物区24)中显著的栅极与漏极重叠，因为体区12的扩散可以通过角落区25得以良好地控制。由于横向扩散比纵向扩散慢6至10倍，所以体区12与N-epi层13之间的pn结可以形成为与薄栅极绝缘体15和氧化物塞33之间的过渡一致。于是，氧化物塞33和有源角落区25将栅极对漏极电容Cgd减至最小，且对导通电阻Ron具有最小影响，形成适用于高频应用的沟槽型MOSFET 40。
图5A-5P是剖视图，示出制造根据本发明的诸如图4的MOSFET 40的沟槽型MOSFET的工艺的一个实施例。如图5A所示，该工艺首先是在重度掺杂N+衬底(未示出)上生长轻度掺杂N-epi层413(通常约8微米厚)。垫氧化物(pad oxide)450(例如100～200埃)通过950℃下10分钟的干氧化被热生长在N-epi层413上。如图5B所示，氮化物层452(例如200～300埃)通过化学气相沉积(CVD)沉积在垫氧化物450上。如图5C所示，氮化物层452和垫氧化物450被构图以形成开口453，沟槽419将位于该开口处。通常利用例如反应离子蚀刻(RIE)的干等离子体蚀刻法，通过开口453蚀刻沟槽419。沟槽419可以是约0.5～1.2微米宽和约1～2微米深。
第二垫氧化物454(例如100～200埃)热生长在沟槽419的侧壁和底部上，如图5D所示。厚氮化物层456(例如1000～2000埃)通过CVD共形地沉积在沟槽419的侧壁和底部上以及氮化物层452的顶部上，如图5E所示。利用诸如RIE的方向性干等离子体蚀刻、利用对垫氧化物450上的氮化物层456具有高选择性的蚀刻剂来蚀刻氮化物层456。氮化物蚀刻后留下沿沟槽419侧壁的氮化物层456隔离壁，同时露出沟槽419的中心底部的垫氧化物454，如图5F所示。可能的是，氮化物层456可以被过蚀刻至一定程度，使得氮化物层452自垫氧化物450的顶部去除。
如图5G所示，然后沉积厚绝缘层433(例如2～4微米)。根据诸如CVD的现有沉积技术，选择沉积工艺为非共形的，填充沟槽419并溢出到N-epi层413的顶表面上。厚绝缘层433可以是例如低温氧化物(LTO)、磷硅酸盐玻璃(PSG)、BPSG或其它绝缘材料。
通常利用对氮化物层456上的绝缘层433具有高选择性的蚀刻剂，通过进行湿蚀刻来回蚀刻(etch back)绝缘层433。将绝缘层433回蚀刻至沟槽419内直至仅约0.1～0.2微米保留在沟槽419中，如图5H所示。
通常利用对绝缘层433上方的氮化物层456具有高选择性的蚀刻剂，通过进行湿蚀刻来去除氮化物层456。还通常通过湿蚀刻去除垫氧化物450。此湿蚀刻将去除绝缘层433的一小部分，该部分并不显著，留下如图5I所示的结构。
在一些实施例中，可以通过1050℃下20分钟的干氧化来热生长约500埃的牺牲栅极氧化物(未示出)，并通过湿蚀刻将其去除，以清洁沟槽419的侧壁。此牺牲栅极氧化物的湿蚀刻维持短时间以将对绝缘层433的蚀刻减至最小。
如图5J所示，然后在沟槽419的侧壁和N-epi层413的顶表面上形成薄的栅极绝缘体415(例如约300～1000埃厚)。薄的栅极绝缘体415例如可以是二氧化硅层，该二氧化硅层利用1050℃下20分钟的干氧化来热生长。
如图5K所示，通过CVD(可以通过低压CVD(LPCVD))沉积导电材料456，以填充沟槽419，并溢过薄栅极绝缘体415的最顶部表面。导电材料456可以是例如原位掺杂多晶硅，或者是后续得以注入并退火的未掺杂多晶硅层，或者是其它导电材料。导电材料456通常利用反应离子蚀刻被蚀刻，直至材料456的顶表面大致与N-epi层413的顶部等高，从而形成栅极414，如图5L所示。在n型MOSFET中，栅极414可以是例如掺杂浓度为1020cm-3的多晶硅层。在一些实施例中，导电材料456可以被蚀刻过沟槽419的顶部，从而使栅极414凹陷，以将栅极对源极重叠电容减至最小。
使用公知的注入和扩散工艺，在N-epi层413中形成P型体区412，如图5M所示。扩散体区412，使得p型体区412和N-epi层413的剩余部分之间的PN结位于厚绝缘层433和薄栅极绝缘体415之间的界面附近。此界面出现在沿沟槽419底部的一位置处，在该处位置，体区412的扩散受沟槽419下方的横向扩散的支配，而不是纵向扩散深入到N-epi层413内，使得更容易控制体区412的扩散。
使用公知的注入和扩散工艺，在N-epi层413中形成N+源极区411，如图5N所示。
如图5O所示，可以是硼磷硅酸盐玻璃(BPSG)的绝缘层416通过CVD沉积在N-epi层413和栅极414的表面上。通常利用干蚀刻来蚀刻绝缘层416，以露出部分p型体区412和N+源极区411，如图5P所示。与体区412和源极区411的电接触利用导体417形成，该导体通常是沉积的(例如通过物理气相沉积)金属或金属合金。与栅极414的电接触在图5P的平面外侧的第三维度上形成。与漏极(未示出)的电接触形成在其上生长有N-epi层413的N+衬底(未示出)的相对表面上。
此方法于是允许包含居中位于沟槽419底部的厚绝缘层433，从而以最小的不期望影响或制造难度来降低Cgd。例如，通过沉积氧化物而不是热生长氧化物，避免了在沟槽419的凹陷底部中生长厚氧化物导致的应力影响。此外，通过保持角落区25为有源的(即为MOSFET沟道的一部分)，MOSFET30的薄栅极氧化物区24中栅极对漏极的重叠(见图3)得以避免。这将Cgd减至最小。
图6是根据本发明的另一实施例的沟槽型MOSFET 60的剖视图。MOSFET 60具有许多与图4的MOSFET 40相似的地方。具体地，沟槽19的侧壁和角落区25衬以薄栅极绝缘体15，同时氧化物塞33居中位于沟槽19底部。但是，在图6中，体区12与N-epi层13之间的PN结不是如图4的MOSFET 40那样位于氧化物塞33和薄栅极绝缘体15之间的界面附近。实际上，体区12和N-epi层13之间的PN结的位置可以改变。如以上参照图5M所述的那样，体区412利用公知的注入和扩散技术形成。图6的MOSFET 60的结构可以通过改变与体区12的扩散相关的扩散条件来制造，使得扩散在体区12抵达氧化物塞33的界面之前停止。
图6的MOSFET 60与图1的MOSFET 10、图2的MOSFET 20和图3的MOSFET 30相比具有减小的栅极对漏极电容Cgd。图1的MOSFET 10因贯穿重叠区18的薄栅极绝缘体15而具有大Cgd。图2的MOSFET 20和图3的MOSFET 30因贯穿薄栅极氧化物区24的薄栅极绝缘体15而具有大的Cgd，因为区域24会因垂直扩散的快速性质而较大。但是，因为薄栅极氧化物区24中体区12的扩散在沟槽19下方被横向扩散而不是深入N-epi层13内的垂直扩散所支配，所以图6的MOSFET 60中薄栅极氧化物区24的范围可以减到最小。
图7是根据本发明的另一实施例的沟槽型MOSFET 70的剖视图。MOSFET 70具有许多与图4的MOSFET 40相似的地方。具体地，沟槽19的侧壁和角落区25衬以薄栅极绝缘体15，同时氧化物塞33居中位于沟槽19的底部。在图4的MOSFET 40中，氧化物塞33会因沟槽19底部的累积层中的扩散电阻(spreading resistance)的增大而增加MOSFET 40的导通电阻(Ron)。但是，图7的MOSFET 70包括在沟槽19底部的高掺杂区73，以更有效地促进扩散电流(spread current)并将体区12的收缩(pinching)减至最小。高掺杂区73还有利于在图5M所示的扩散过程中p型体区412与N-epi层413之间的PN结与厚绝缘层433的边缘自对准。高掺杂区73形成在N-epi层13中。可以在如图5C所示那样蚀刻沟槽19后，在如图5D所示那样形成垫氧化物454后，或在如图5F所示那样蚀刻氮化物层456后，通过注入诸如砷或磷的n型掺杂剂来形成高掺杂区73。于是，氧化物塞33将栅极对漏极电容Cgd减至最小，且高掺杂区73将导通电阻Ron减至最小，形成非常适用于高频应用的沟槽型MOSFET 70。
如上所述，将栅极氧化物层的厚和薄部分之间的过渡区设置在沟槽底部，这有利于将该过渡区与体区和N-epi区之间的结对准，因为体区在横向方向上比在垂直方向上扩散更慢。在根据本发明的另一变化中，此对准还通过在栅极氧化物层的厚和薄部分之间形成渐进过渡区而得以改善。
该工艺可以与以上通过图5F所示的步骤说明的相同，其中氮化物蚀刻留下沿沟槽419侧壁的氮化物掩模层456隔离壁，同时露出沟槽419中心底部处的垫氧化物454。但是在下一步骤中，取代通过例如CVD沉积厚绝缘层，而是通过热工艺生长厚氧化物层。当完成这个步骤时，热氧化消耗了部分硅，从而底切掉(undercut)氮化物层的边缘，导致氮化物层“抬离(liftoff)”沟槽表面。这形成一种结构，该结构与通常用于形成半导体器件的顶表面上的场氧化区的传统LOCOS(
local
oxidation of
silicon，硅的局部氧化)工艺中的“鸟嘴(bird’s beak)”相似。
图8示出了热氧化物层82已经生长在沟槽419底部上以后的结构。该结构在图9A中详细示出。热氧化物层82的边缘推进到了氮化物层456的下方，结果成为了倾斜的或锥形的。
改变氮化物层的厚度允许将氧化物层的边缘设置在不同位置。图9A显示了较厚的氮化物层456，结果，氧化物层82的边缘位于沟槽419的底部上。图9B显示了较薄的氮化物层84，氧化物层82的边缘基本上位于沟槽419的角落处。图9C显示了更薄的氮化物层86，氧化物层82的边缘位于沟槽419的侧壁上。
按照类似的方式，通过改变氮化物层的厚度，氧化物层的边缘可以位于不同的中间点。氮化物层的厚度与沟槽419的宽度或深度无关。例如，如果氮化物层为1,500至2,000厚，则氧化物层82的边缘将很可能位于沟槽419的底部上(图9A)。如果氮化物层为500厚或更薄，则氧化物层82的边缘通常将位于沟槽419的侧壁上(图9C)。
例如通过在从1,000℃至1,200℃的温度下加热硅结构20分钟至1小时，可以生长氧化物层82。
在已经生长热氧化物层之后，可以用氮化物蚀刻剂通过蚀刻去除氮化物层。为了确保去除所有的氮化物，可以例如在1,000℃进行另一退火工艺5～10分钟以氧化任何残存的氮化物，且该退火工艺之后可以是氧化物蚀刻。该氧化物蚀刻去除任何氧化的氮化物，但不去除氧化物层82的大部分。
于是可以生长栅极氧化物层，沟槽可以用诸如多晶硅的栅极材料填充，且可以进行以上描述的和图5I-5P示出的其它步骤。参见图5M，P型掺杂剂的扩散得以控制，使得P型体412和N-epi区域413间的PN结在“鸟嘴”区域中的某处与沟槽相交，在该区域中氧化物层的厚度逐渐减小。于是，PN结不需要位于特定点。
图10示出了根据本发明的此实施例制造的MOSFET 100。MOSFET 100包括位于沟槽104中的栅极电极102，沟槽104衬以氧化物层。栅极电极102的上表面凹入沟槽104内。氧化物层包括：根据本发明形成的一厚部分106，其大***于沟槽104的底部；以及在沟槽104侧壁附近的较薄部分110。在厚部分106和薄部分110之间是过渡区108，在该处，氧化物层的厚度从厚部分106向薄部分110逐渐减小。MOSFET 100还包括与N-epi区116形成PN结114的P型体区112。PN结114在过渡区108中与沟槽104相交。如上所述，过渡区108的位置可以通过在MOSFET 100的制造过程中改变氮化物层的厚度来得以改变。
MOSFET 100还包括N+源极区118、与栅极电极102重叠的厚氧化物层120、以及金属层122，该金属层与P型体区112和N+源极区118形成电接触。如虚线所示，MOSFET 100可以包含在沟槽104底部的高掺杂区73。可以在如图5C所示那样形成沟槽后，在如图5D所示那样形成垫氧化物后、或在如图5F所示那样蚀刻氮化物层后，通过注入诸如砷或磷的n型掺杂剂来形成高掺杂区73。
制造根据此实施例的器件允许在定位P型体区和N-epi之间的PN结时具有更大的误差裕度。例如，与图4所示的MOSFET 40相比，体-漏极结不必准确地位于氧化物塞33的陡峭边缘处。此外，该MOSFET的击穿特性得以提高，因为沟槽角落处的氧化物的厚度可以增加而不会增加沟道区附近的栅极氧化物的厚度，并从而提高阈值电压。
前述实施例是说明性的，并非对本发明的主要原理进行限制。对本领域技术人员而言，许多其它的实施例是显然的。例如，本发明的结构和方法可以用于任意类型的金属-绝缘体-半导体(MIS)器件，在该器件中需要在沟槽栅极和沟槽外部区域之间形成绝缘层，并同时将栅极对漏极重叠区域减至最小。此外，在合适的情形下，可以使用各种绝缘或导电材料，且本发明还可应用于p型MOSFET。本发明仅由所附权利要求限定。
Claims (33)
1.一种沟槽栅极型MOSFET，包括：
半导体衬底，该半导体衬底包括自所述衬底的第一表面延伸进入所述衬底内的沟槽，所述沟槽包括侧壁、角落表面和中心底表面；
与所述沟槽的所述侧壁和所述第一表面相邻的、第一导电类型的源极区；
与所述第一导电类型相反的第二导电类型的体区，该体区邻近所述源极区和所述侧壁，并邻近所述沟槽的所述角落表面；
所述第一导电类型的漏极区，其邻近所述体区和所述沟槽的所述中心底表面，
其中，所述沟槽至少沿毗邻所述体区的所述侧壁、以及至少沿毗邻所述体区的所述角落表面衬以第一绝缘层，并且其中所述沟槽至少沿所述沟槽的所述中心底表面衬以第二绝缘层，所述第二绝缘层与所述第一绝缘层连接，且所述第二绝缘层比所述第一绝缘层厚；以及
在所述沟槽内与所述第一绝缘层和所述第二绝缘层连接的栅极区，使得至少沿部分所述角落表面形成有源角落区。
2.如权利要求1的沟槽栅极型MOSFET，还包括形成在所述漏极区中的、至少与所述沟槽的所述中心底表面相邻的、所述第一导电类型的高电导率区。
3.如权利要求1的沟槽栅极型MOSFET，其中所述第一绝缘层延伸至所述角落表面和所述中心底表面之间的界面。
4.如权利要求3的沟槽栅极型MOSFET，其中所述体区延伸至所述角落表面和所述中心底表面之间的界面。
5.如权利要求3的沟槽栅极型MOSFET，其中所述体区沿所述沟槽的所述角落表面延伸至第一距离。
6.一种制造MIS器件的方法，包括：
制备半导体衬底；
在所述衬底中形成沟槽，所述沟槽包括侧壁和底表面；
在所述侧壁和所述底表面上沉积掩模层；
蚀刻所述掩模层，以露出所述沟槽的所述底表面的中心部分；
在所述沟槽中沉积厚绝缘层；
蚀刻所述厚绝缘层，以在所述侧壁上形成所述掩模层的暴露部分，同时留下在所述沟槽的所述底表面的所述中心部分上的所述厚绝缘层部分；
去除所述掩模层，以露出所述侧壁和所述沟槽的所述底表面的周边部分，同时留下在所述沟槽的所述底表面的所述中心部分上的所述厚绝缘层的所述部分；
在所述侧壁和所述底表面的所述周边部分上形成薄绝缘层；以及
在所述厚绝缘层的所述部分的周围和上方形成栅极，所述栅极邻近所述沟槽中的所述薄绝缘层。
7.如权利要求6的方法，其中所述形成薄绝缘层包括热氧化所述侧壁和所述底表面的所述周边部分。
8.如权利要求7的方法，还包括：
在所述形成薄绝缘层之前在所述侧壁和所述底表面的所述周边部分上形成薄牺牲氧化物层；以及
在所述形成薄绝缘层之前去除所述牺牲氧化物层。
9.如权利要求6的方法，其中所述形成栅极包括：
在所述沟槽内沉积掺杂多晶硅；以及
蚀刻所述掺杂多晶硅至等于所述衬底的所述表面的高度。
10.如权利要求6的方法，还包括在所述沉积掩模层之前在所述侧壁和所述底表面上生长薄绝缘层。
11.如权利要求6的方法，还包括：
在所述衬底中形成体区，所述体区邻近所述沟槽的所述侧壁和所述沟槽的所述底表面的所述周边部分；以及
在所述体区内形成源极区，所述源极区邻近所述侧壁和所述衬底的顶表面。
12.如权利要求6的方法，还包括在所述衬底中形成邻近至少所述沟槽的所述底表面的所述中心部分的高电导率区。
13.一种制造MIS器件的方法，包括：
提供半导体衬底；
在所述衬底中形成沟槽，所述沟槽包括侧壁、角落表面和中心底表面；
在所述中心底表面上沉积厚绝缘层；
在所述侧壁和所述角落表面上形成薄绝缘层；以及
在所述厚绝缘层的周围和上方形成栅极，所述栅极邻近所述沟槽中的所述薄绝缘层，使得至少沿部分所述角落表面形成有源角落区域，
其中，所述沉积厚绝缘层包括：
在所述侧壁、所述角落表面和所述中心底表面上沉积掩模层；
蚀刻所述掩模层，以露出所述沟槽的所述中心底表面；
在所述沟槽中沉积厚绝缘层；
蚀刻所述厚绝缘层，以在所述侧壁上形成所述掩模层的暴露部分，同时留下在所述沟槽的所述中心底表面上的所述厚绝缘层部分；以及
去除所述掩模层，以露出所述侧壁和所述沟槽的所述角落表面，同时留下在所述沟槽的所述中心底表面上的所述厚绝缘层的所述部分。
14.如权利要求13的方法，还包括：
在所述衬底中形成体区，所述体区邻近所述沟槽的所述侧壁和所述角落表面；以及
在所述体区内形成源极区，所述源极区邻近所述侧壁和所述衬底的顶表面。
15.如权利要求13的方法，还包括在所述衬底中形成邻近至少所述沟槽的所述中心底表面的高电导率区。
16.一种金属-绝缘体-半导体器件，包括：
半导体衬底，该衬底包括从所述衬底的表面延伸进入所述衬底内的沟槽；
第一导电类型的漏极区；以及
与所述第一导电类型相反的第二导电类型的体区，该体区至少邻近所述沟槽的部分侧壁；
其中，所述沟槽衬以氧化物层，所述氧化物层包括第一部分、第二部分和所述第一和第二部分之间的过渡区，所述第一部分至少邻近部分所述漏极区，所述第二部分至少邻近部分所述体区，所述第一部分内的所述氧化物层的厚度大于所述第二部分内的所述氧化物层的厚度，所述过渡区内的所述氧化物层的厚度自所述第一部分向所述第二部分逐渐减小，所述体区和所述漏极区之间的PN结终止在所述沟槽上并邻近所述氧化物层的所述过渡区。
17.如权利要求16的金属-绝缘体-半导体器件，其中所述过渡区位于所述沟槽的底表面附近。
18.如权利要求16的金属-绝缘体-半导体器件，其中所述过渡区位于所述沟槽的侧壁附近。
19.如权利要求16的金属-绝缘体-半导体器件，其中所述过渡区位于所述沟槽的角落附近。
20.如权利要求16的金属-绝缘体-半导体器件，还包括位于顶表面、所述沟槽和所述体区附近的源极区。
21.如权利要求16的金属-绝缘体-半导体器件，其中所述体区是P型的，且所述漏极区是N型的。
22.如权利要求16的金属-绝缘体-半导体器件，包括邻近所述沟槽底部的、所述第一导电类型的高掺杂区，所述高掺杂区具有比所述漏极的掺杂浓度更高的掺杂浓度。
23.如权利要求16的金属-绝缘体-半导体器件，其中所述PN结自所述沟槽向下延伸并抵达所述沟槽的所述底部下方的一深度，在该深度所述PN结是水平的。
24.一种半导体器件，包括：
半导体衬底，该衬底包括自所述衬底表面延伸进入所述衬底内的沟槽；
至少邻近所述沟槽的部分底部的第一导电类型的第一区域；
至少邻近所述沟槽的部分侧壁的、与所述第一导电类型相反的第二导电类型的第二区域；以及
其中，所述沟槽衬以氧化物层，所述氧化物层包括第一部分、第二部分和所述第一和第二部分之间的过渡区，所述第一部分至少邻近所述半导体器件的部分所述第一区域，所述第二部分至少邻近所述半导体器件的部分所述第二区域，所述第一部分内的所述氧化物层的厚度大于所述第二部分内的所述氧化物层的厚度，所述过渡区内的所述氧化物层的厚度自所述第一部分向所述第二部分逐渐减小，所述第一区域和所述第二区域之间的PN结终止在所述沟槽上并邻近所述氧化物层的所述过渡区。
25.如权利要求24的半导体器件，其中所述PN结自所述沟槽向下延伸并抵达所述沟槽的所述底部下方的一深度，在该深度所述PN结是水平的。
26.一种制造MIS器件的方法，包括：
提供半导体衬底；
在所述衬底中形成沟槽；
在所述沟槽中沉积氮化物层；
蚀刻所述氮化物层，以在所述沟槽的底部形成暴露区；以及
加热该衬底，从而在所述暴露区中生长氧化物层，
其中生长氧化物层包括形成过渡区，在该过渡区中，所述氧化物层的厚度在离开所述暴露区的方向上逐渐减小，
其中衬底为第一导电类型的，该方法还包括将第二导电类型的掺杂剂扩散至所述衬底内，所述掺杂剂与所述衬底的剩余部分形成PN结，其中扩散所述第二导电类型的掺杂剂包括控制所述PN结的扩散，使得所述PN结在所述过渡区内与该沟槽相交。
27.如权利要求26的方法，还包括：
去除所述氮化物层；
至少在所述沟槽的部分侧壁上形成较薄的栅极氧化物层；以及
在所述沟槽中形成栅极。
28.如权利要求27的方法，其中形成栅极包括：
在所述沟槽中沉积掺杂多晶硅；以及
蚀刻所述掺杂多晶硅至等于所述衬底表面的高度。
29.如权利要求27的方法，其中去除所述氮化物层包括：
去除部分所述氮化物层；
氧化所述氮化物层的剩余部分以形成氧化的氮化物；以及
去除所述氧化的氮化物。
30.如权利要求26的方法，其中生长氧化物层包括使部分所述氮化物层抬离所述沟槽的表面。
31.如权利要求26的方法，其中沉积氮化物层包括沉积500厚或更薄的氮化物层。
32.如权利要求26的方法，其中沉积氮化物层包括沉积1,500至2,000厚的氮化物层。
33.如权利要求26的方法，包括经由所述沟槽的底部注入掺杂剂，以在所述沟槽的所述底部附近形成重度掺杂区。
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