CN1302405A - 存储器控制单元 - Google Patents

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Abstract

提供一种存储器控制单元,它阻止对SDRAM的同一存储单元的连续存取,以增大其处理速度。本发明的存储器控制单元(3)控制SDRAM(2),后者具有两个存储单元0、1,并能够以多存储单元模式连续存取,在多存储单元模式中通过对存储单元分别预充电,在存储单元之间无缝地交替改变至存储单元0、1的地址输入。由通过存储器控制单元(3)对SDRAM(2)存取的块(4、5)提供的存储器地址被转换成这样的地址,即使得存储器地址被交替地输入到SDRAM(2)的存储单元。

Description

存储器控制单元
发明领域
本发明涉及控制同步动态随机存取存储器(以下缩写为SDRAM)的存储器控制单元。
发明背景
近年来，SDRAM已经投入使用，它允许在个人计算机中常用的高速缓冲存储器以与时钟速度同步的高速度进行猝发脉冲串模式数据传递。SDRAM允许在多存储单元连续存取模式与随机存取模式之间切换。在多存储单元模式中，采用两个存储单元，存储单元0和存储单元1。存储单元0的存储器地址的最高有效位(MSB)是“0”，而存储单元1的存储器地址的MSB是“1”。通过控制时钟对存储单元0和存储单元1交替进行存取，从而在获得另一个存储单元的存储器地址的同时能够读出一个存储单元中的数据。
控制SDRAM的存储器控制单元，例如在日本专利公开公报8-111090和日本专利公开公报8-212170中描述的这些存储器控制单元是已知的。
日本专利公开公报8-212170中描述的控制SDRAM的存储器控制单元11包括存储器控制装置12和仲裁/等待信号产生装置13，如图8所示，控制对SDRAM2的多个块14至17的存取。
存储器地址信号(MADD)、数据信号(DATA)和读/写控制信号(RD/WR)被分别输入到对应于各个块14至17的存储器控制部分18a-18d中。
把来自每个块14至17的存储器存取请求信号(CS)输入到仲裁/等待信号产生装置13，从它把等待信号(Wait)返回给每个块14至17。
对应于从仲裁/等待信号产生装置13接收存储器存取使能信号(Enable)的块的存储器控制部分控制从被启动块对SDRAM2的存取。
以下将描述利用存储器控制单元11的SDRAM2的读出存取定时的例子。在这个例子中，假设SDRAM2采用多存储单元模式。
当由块提供的存储器地址的MSB为“0”时选择存储单元0，而当MSB为“1”时选择存储单元1。
正如图9所示，按照时钟CK交替地把存储单元0的行地址R0/列地址C0对和存储单元1的行地址R1/列地址C1对读出到SDRAM中。在输入存储单元1的行地址R1和列地址C1的时钟定时处输出存储单元0的数据D00和D01。D01是其地址跟随在D00地址之后的数据。这意味着通过一个地址输入能够输出两个字数据。当仅需要数据的一个字时，不需要数据D01。
在输出最后数据，即两个字数据的数据D01的时间点上自动地进行每个存储单元的预充电。同样也应用于存储单元1的预充电。
以这种方法，交替且无缝地存取SDRAM的存储单元0和存储单元1。
对于传统现有技术的存储器控制单元，在SDRAM采用多存储单元模式和单个块作出对SDRAM存取的情况中，如果从单个块连续地输出对相同存储单元(例如设定存储单元为0)连续存取的存储器地址，便对存储单元0作连续地存取。在这种情况中，直至存储单元0上的预充电操作结束，才有地址能够输出到存储单元0。即，将存在不能存取SDRAM的空周期。
解决这个问题的一种办法是，如果单个存储单元存取SDRAM，从而交替地存取存储单元0和存储单元1，则产生在单个块中的存储器地址。然而，如果多个块存取SDRAM，使多个块提供的存储器地址相关是极为困难的。于是，能够连续地存取同一存储单元，因为来自各个块的存储器地址彼此不相关。
例如，当块A存取块0后块B立即试图存取块0时，对同一个块(块0)作连续存取。直至存储单元0上的预充电操作结束，才能把地址提供给存储单元0。这意味着存在不能存取SDRAM的空周期。
本发明的目的是提供一种阻止连续存取SDRAM的同一存储单元以增大其处理速度的存储器控制单元。
发明内容
本发明的存储器控制单元是如此安排的，将各个块提供的存储器地址转换成这样的地址，即在SDRAM的存储单元之间交替改变地址输入。
根据本发明，提供一种存储器控制单元，它阻止连续存取SDRAM的同一个存储单元，以增大其处理速度。
本发明提供一种控制SDRAM的存储器控制单元，SDRAM具有多个存储单元并允许以多存储单元模式进行连续存取，在多存储单元模式中通过对存储单元分别预充电而无缝地交替改变至所述存储单元的地址输入，这里，安排存储器控制单元，从而把由通过存储器控制单元存取SDRAM的块的存储器地址转换成这样的地址，即使得这些地址交替地输入到SDRAM的存储单元。对来自各个块的存储器地址进行转换，从而能够在它们之间交替地输入到存储单元，即使各个块提供不然会引起对SDRAM同一个存储单元连续存取的存储器地址，因此，总是能够交替地存取存储单元。因此，消除了不能存取SDRAM的无用周期，并能够向SDRAM连续发布命令，以增大其处理速度。从产生存储器地址的块的角度看，它们能够产生存储器地址而无需注意存储单元。
本发明进一步提供一种用于控制SDRAM的存储器控制单元，将SDRAM划分为至少两个存储单元，它允许在多存储单元连续存取模式与多存储单元随机存取模式之间切换，通过对存储单元分别预充电，多存储单元连续存取模式使得至存储单元的地址输入能够无缝地交替改变，其特征在于，存储器控制单元包括：仲裁来自多个通过存储器控制单元存取SDRAM的块的存储器存取请求的仲裁器；产生发布给SDRAM的存储器命令的命令产生块；地址转换块，用于把来自由仲裁器给出存取权限的块的存储器地址转换为行和列地址，使得这些地址交替地输入到SDRAM的存储单元；以及数据锁存器块，用于暂时锁存由仲裁器给出存取权限的块所提供的写入数据或者从SDRAM读出数据，以便在块与SDRAM之间传送数据。即使由多个块提供的存储器地址彼此不相关，对SDRAM的同一个存储单元不连续存取，易于保证以多存储单元模式的存储器存取，以及能够连续地给存储器发布命令，导致处理速度提高。
本发明进一步提供一种通过使每个块提供的存储器存取单元在各个存储单元中配对从而交替地存取SDRAM的存储单元而控制SDRAM的存储器控制单元。不连续存取SDRAM的同一单个存储单元以及交替地存取多个存储单元。
本发明进一步提供一种存储器控制单元，其中，如果由给出存取权限的块所提供的存储器存取单元在各自存储单元中不配对，则将命令产生块安排成产生禁止存取数据的屏蔽信号，所述存取数据对应于在SDRAM中来自块的存储器存取的过剩或不足。这免除了需要控制多个信号或者重新规定猝发脉冲串长度，在传统现有技术中这是必需的。利用屏蔽信号能够简单地控制存储器存取，而无需改变存储单元的存储器存取单元，导致存储器控制电路的简化。
附图简述
图1是一方框图，表明根据本发明实施例1的存储器控制单元的结构。
图2是描述根据本发明实施例1的地址转换块中的地址转换的图。
图3是时序图，表明根据本发明实施例1对每个存储单元存取的定时。
图4是描述不同于实施例1的地址转换例子的图。
图5是描述不同于实施例1的地址转换例子的图。
图6是时序图，表明根据本发明实施例2的每个块的存储器存取单元。
图7是时序图，表明根据本发明实施例3的不同存储器存取单元。
图8是一方框图，表明根据传统现有技术的存储器控制单元的结构。
图9是时序图，表明根据传统现有技术对每个存储单元存取的定时。
以下将针对具体实施例描述本发明的存储器控制单元。
实施例
(实施例1)
图1中所示的根据实施例1的存储器控制单元控制具有两个存储单元0，1的SDRAM2并允许以多存储单元模式连续存取，在多存储单元模式中通过分别地对存储单元预充电在存储单元0与1之间无缝地交替改变地址输入，与传统现有技术中一样。与传统现有技术不同，将实施例1的存储器控制单元安排成把通过如图1所示的存储器控制单元3存取SDRAM2的块4,5提供的存储器地址转换到地址中，从而把被转换的地址交替地输入到存储单元0和存储单元1。
正如图1所示，存储器控制单元3包括从存取SDRAM2的多个块4,5仲裁存储器存取请求的仲裁器6；产生至SDRAM2的存储器命令的命令产生块7；地址转换块8，用于把存储器地址从由仲裁器6给出存取权限的块转换到行和列地址，以致交替地把地址输入到SDRAM2的存储单元；数据锁存器块9，锁存来自由仲裁器6给出存取权限的块的写入数据或锁存来自SDRAM2的读出数据，以在该块与SDRAM2之间传送数据。
块4,5可以是计算机，例如，它通过SDRAM2在主计算机和微计算机之间传递数据，或可以是校正出错数据的误差校正块。
以下将描述以多存储单元模式把数据从块4写入到SDRAM2中的存储器控制单元3的操作。
这里，假设相对于“2”猝发脉冲串长度对SDRAM2编程，即，在规定地址时，存取数据的两个字，一个是所规定的地址，一个是后一地址。
当块4存取SDRAM2时，通过存储器控制单元3把地址、数据和控制信号提供给SDRAM2。
块4把写入请求信号输出到存储器控制单元3的仲裁器6。
如果没有其它块正在存取SDRAM2，则仲裁器6把使能信号返回给块4，或者如果块5也与块4同时输出请求信号则把使能信号返回给具有较高优先级的块。在这个例子中，假设块4具有最高优先级并能够通过仲裁器6启动对SDRAM2的存取。
仲裁器6指挥地址转换块8获取从启动块4输出的存储器地址，以及指挥数据锁存器块9获取从块4输出的要写入的数据。同时，仲裁器6指挥命令产生块7产生存储器命令，包括行地址选通(RAS)和列地址选通(CAS)。
下面将描述在地址转换块8中执行的地址转换。
地址转换块8把从块4接收的存储器地址转换成这样的地址，使得转换后地址交替地输入到SDRAM2的存储单元0和存储单元1。
由于相对于“2”猝发脉冲串长度对SDRAM2编程，当存储器地址从块4输出时它被增加2，正如图2(a)所示。存储器地址的MSB表示存储单元地址。如果MSB是“0”，那么选择存储单元0，而如果它是“1”，那么则选择存储单元1。因此，连续地选择SDRAM2的存储单元0，因为在图2(a)中所示的转换之前所有存储器地址的MSB都是“0”，除非使它们变化。
因此，如在图2(a)所示转换之前的从每个存储器地址最低有效位(LSB)起的第二位作为转换后存储器地址的MSB，转换之前第三位以上的位向LSB移一位，产生如图2(b)所示的转换后存储器地址。
正如图2(b)所示，产生的存储器地址的MSB在0与1之间交替变化。因此，存储单元0和存储单元1总是被交替地存取，每个块能够产生存储器地址而无需注意存储单元。
以这种方法，地址转换块8执行存储器地址转换，并基于图2(b)所示的转换后存储器地址产生行和列地址，将它们输出到SDRAM2。
数据锁存器块9把每个已锁存的写入数据输出到SDRAM2，命令产生块7把上述的存储器命令输出到SDRAM2。
现在，将在下面描述至SDRAM2的每个存储单元的存取定时。
正如图3所示根据时钟CK交替地获得存储单元0的行地址R00和列地址C00以及存储单元1的行地址R10和列地址C10。在输入存储单元1的行地址R10和列地址C10的时钟时序处输出存储单元0的数据D00、D01。D01是跟随在D00之后的地址的数据。这意味着，通过一个地址输入能够输出数据的两个字。在输出最后数据，即两个字数据的D01、D11、D03…数据的定时处自动地执行每个存储单元的预充电。
由于这一配置，能够对来自各块的存储器地址进行转换，从而交替地输入到存储单元，即使从各块输出会引起连续存取SDRAM2相同存储单元的存储器地址，因此防止连续存取相同的存储单元。即，总是能够交替地存取存储单元，消除了不能存取SDRAM2的空周期并能够连续地给SDRAM2发布命令，增大其处理速度。从产生存储器地址的块的角度看，能够产生存储器地址而无需关注存储单元。
在实施例1的描述中，通过举例的方式已经描述了针对“2”的猝发脉冲串长度编程的SDRAM2。如果针对例如“4”的猝发脉冲串长度对SDRAM2编程，那么使得图4(a)所示的转换之前从存储器地址的LSB起的第三位成为图4(b)所示的转换后存储器地址的MSB。转换之前从存储器地址的LSB起的第四位以上的位向要产生图4(b)所示转换后存储器地址的较低位移一位。
如果针对“1”的猝发脉冲串长度对SDRAM2编程，那么使得图5(a)所示的转换之前存储器地址的LSB成为图5(b)所示的转换后存储器地址的MSB，如图5(a)所示转换之前从存储器地址的LSB起的第二位以上的位向较低位移一位，因此产生如图5(b)所示的转换后存储器地址。
(实施例2)
根据本发明实施例2的存储器控制单元与以上描述的实施例1相似，所不同的是给实施例1的存储器控制单元3增加了一个特征，使不同存储单元配对，作为由每个块4、5存取的单元，以致于存储单元0和1彼此交替地被存取以控制SDRAM2。
存储器控制单元3通过把存储单元0和存储单元1配对成由每个块存取的存储器存取单元从而交替地存取存储单元而控制SDRAM2。例如，如果以多存储单元模式针对“2”的猝发脉冲串长度对SDRAM2编程，那么每个块4、5的存取单元是四个字，以致每个块使用存储单元0的两个字和存储单元1的两个字作为一对。
因此，在多个块(例如块4、5)以多存储单元模式存取SDRAM2，把块4、5的数据写入到SDRAM2的情况中，将描述存储器控制单元3的操作。假设SDRAM2是“2”猝发脉冲串长度模式。
由于在把命令产生块7、地址转换块8和数据锁存器块9的数据输出到SDRAM2这一点上，过程与以上描述的实施例1的情况相同，这里省略其描述。
即使在块4存取SDRAM2之后块5立即存取SDRAM2，如图6所示，在从块4切换到块5时存取总是在存储单元0和存储单元1之间交替进行，因为每个块通过把存储单元0的两个字数据和存储单元1的两个字数据配对作为一个单元而存取四个字。
因此，由于这种结构，即使多个块4、5存取SDRAM2以及来自多个块4、5的存储器地址彼此不相关，也可阻止对SDRAM2相同存储单元的连续存取。即，存储单元总是被交替地存取，能够消除不能存取SDRAM2的空周期的产生，以及能够连续地给SDRAM2发布命令，导致处理速度增大。
(实施例3)
根据本发明实施例3的存储器控制单元3与以上描述的实施例2的存储器控制单元相似，不同之处在于，给实施例2的命令产生块7增加一个特征，以产生并输出屏蔽信号，如果来自块的存储器存取不是对着一对不同存储单元，则禁止由在SDRAM2中给出存取权限的块所提供的过剩或短存储器存取数据失能。
这里，在块4仅存取多存储单元模式的SDRAM2的存储单元0和块5存取存储单元0和存储单元1，连续地把块4、5的数据写入到SDRAM2的情况中，存储器控制单元3的操作，如图7所示。假设SDRAM2是以猝发脉冲串长度“2”模式。
块4存取作为一个单元的两个字，它小于以上描述的实施例2中存储器存储单元(四个字)。
正如图7(b)所示，不管块4是存取随机地址还是以两个字作为一个单元存取数据，存储器控制单元3总是发布对应于存储单元1的存储器命令(写入WRITE)和地址(R10、C10)。
当在这个例子中执行写入操作时，命令产生块7产生屏蔽信号，它禁止在SDRAM2中的写入数据(D10、D11)，这是来自块4的短存取数据。
图7(b)中所示的写入数据(D10、D11)可以是任何其它值。
在屏蔽信号为高的间隔中SDRAM2不写入数据(D10、D11)。
以传统现有技术，必须控制存储器命令(包括RAS和CAS)和地址从而不发布，即必须控制存储器命令(WRITE)和地址(R10、C10)不发布，正如图7(a)所示。由于存储器命令是提供给SDRAM2的许多信号(/CS、/RAS、/CAS、/WE、和地址)的组合，以及必须控制所有这些信号或者必须重新规定SDRAM2的猝发脉冲串长度，所以在传统现有技术中，电路变得相当复杂。相反，根据实施例3的存储器控制单元3消除了需要控制多个信号或者重新规定猝发脉冲串长度。能够使控制得到简化，因为它是通过简单地利用屏蔽信号而无需改变存储器存取单元来实现的。于是，能够使电路简化。
虽然在以上实施例的描述中已经描述了把来自块的数据写入到SDRAM2的操作，在把从SDRAM2读出的数据输入到块的情况中能够获得类似效果。

Claims (4)

1．一种用于控制SDRAM(2)的存储器控制单元，所述SDRAM(2)具有多个存储单元并允许以多存储单元模式进行连续存取，在多存储单元模式中通过对所述存储单元分别预充电而无缝地交替改变至所述存储单元的地址输入，其特征在于，
对由通过所述存储器控制单元(3)存取所述SDRAM(2)的块(4、5)提供的存储器地址进行转换，使得这些地址交替地输入到SDRAM(2)的各个存储单元中。
2．一种用于控制SDRAM(2)的存储器控制单元(3)，将所述SDRAM(2)的内部分为至少两个存储单元并允许在多存储单元连续存取模式与多存储单元随机存取模式之间切换，通过分别地对所述存储单元预充电，所述多存储单元连续存取模式启动至所述存储单元的地址输入，使之无缝地交替改变，其特征在于它包括：
仲裁器(6)，用于仲裁来自多个块(4、5)的通过所述存储器控制单元(3)存取所述SDRAM(2)的存储器存取请求；
命令产生块(7)，用于产生至所述SDRAM(2)的存储器命令；
地址转换块(8)，用于把来自由所述仲裁器(6)给出存取权限的块(4、5)的存储器地址转换成行和列地址，使得这些地址交替地输入到所述SDRAM(2)的存储单元以及从所述SDRAM(2)输出；以及
数据锁存器块(9)，用于暂时锁存由所述仲裁器(6)给出存取权限的块(4、5)所提供的写入数据或者来自所述SDRAM(2)的读出数据，以便在块(4、5)与所述SDRAM(2)之间传送数据。
3．如权利要求2所述的存储器控制单元，其特征在于：通过使每个块(4、5)提供的存储器存取单元在各个存储单元中配对从而交替地存取存储单元而控制所述SDRAM(2)。
4．如权利要求2所述的存储器控制单元，其特征在于：如果由给出存取权限的块(4、5)所提供的存储器存取单元在各自存储单元中不配对，则将命令产生块(7)安排成产生禁止存取数据的屏蔽信号，所述存取数据对应于在所述SDRAM(2)中来自块(4、5)的存储器存取的过剩或不足。
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