CN1298203C - 电路装置 - Google Patents

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Abstract

本发明提供一种电路装置(10)。其在内部构成复杂的电路，且容易进行电连接。该电路装置在构成多层配线的导电图形(12)的最上层的导电图形(12A)上安装第一电路元件(13)；在作为最下层的导电图形，在装置里面露出的第四导电图形(12D)上安装第二电路元件(14)和连接器(15)。因此，可以提供具有更多个电路元件的电路装置(10)。而且，通过在装置里面安装连接器(15)，可以很容易进行与外部电连接。

Description

电路装置
技术领域
本发明涉及电路装置，涉及被密封树脂的电路装置的里面安装有与外部进行电连接的连接器和电路元件的电路装置。
背景技术
现在装在电子设备上的电路装置为了用于手机、便携式电子计算机等，要求小型化和轻量化。例如若以半导体装置作为电路装置的一例进行说明，作为一般的半导体装置，最近，正在开发被称为CSP(芯片尺寸封装)的，与芯片尺寸相等的晶片级别的CSP或尺寸比芯片尺寸大一些的CSP(参照专利文献1)。
图5表示作为支承基板，是采用了玻璃环氧基板101的比芯片尺寸还大一些的CSP100。在此，作为在玻璃环氧基板101上安装晶体管芯片T的结构进行说明。
在该玻璃环氧基板101的表面形成第一电极102A，第二电极102B及管芯垫103，在里面形成第一里面电极105A和第二里面电极105B。通过通孔TH，所述第一电极102A和第一里面电极105A、第二电极102B与第二里面电极105B电连接。另外，在管芯垫103上固定着所述裸晶体管芯片T，第一电极102A与晶体管的发射电极通过细金属丝104连接，第二电极102B与晶体管的基电极通过细金属丝104连接。进而，在玻璃环氧基板101上设置树脂层106，使其覆盖晶体管芯片T。
所述CSP100虽然采用玻璃环氧基板101，但与晶片级别的CSP不同，从芯片T到外部连接用的里面电极105A、105B延长的结构简单，具有可以廉价制造的优点。
参照图6，由于上述的CSP100等元件安装在安装基板PS上，构成一个模块。在安装基板PS上，除CPS之外，内装半导体元件的电路装置110、芯片电阻CR、及芯片电容CC也安装在表面及里面上。各个电路元件由在安装基板PS的表面和里面上形成的导电通路进行电连接。用这种结构构成安装在携带及OA设备等中的模块。
[专利文献1]
特开2001-339151号公报(第一页图1)
但是，用现有例所示的结构在构成具有一种机能的模块时，整体尺寸变大。存在装有该模块的电子设备难以小型化、轻量化的问题。具体而言，存在的问题是在用现有例所示的结构实现所述模块时，其尺寸达到十多厘米的正方形。
而且，由于在安装基板PS的两面固定电路元件，存在母板等基板连接困难的问题。
发明内容
本发明是鉴于以上问题提出的。主要目的在于：通过将电路元件和连接器安装在在电路装置的里面露出的导电图形上，提供一种具有模块机能而且小型的电路装置。
本发明的电路装置包括：至少一层导电图形；第一电路元件，固定在所述导电图形上；密封树脂，其覆盖所述第一电路元件和所述导电图形并支承整体，在里面露出的所述导电图形上连接连接器，在所述导电图形上设置开口部。
再有，本发明的电路装置，包括至少一层导电图形；第一电路元件，其固定在所述导电图形上；密封树脂，其覆盖所述第一电路元件和所述导电图形并支承整体，还具有第二电路元件，其在所述电路装置的里面露出的所述导电图形上固着，在所述导电图形上设置开口部。
进而，本发明的电路装置包括：具有封装，该封装包括：至少两层导电图形；第一电路元件，其电连接在作为所述最上层的导电图形形成的第一电极上；密封树脂，其把所述第一电路元件和所述导电图形整体密封；第二电极，其从形成最下层的导电图形、位于里面的所述密封树脂面露出，所述第二电极由安装连接器用的电极和安装第二电路元件用的电极组成，分别安装连接器和第二电路元件，通过跨过从最上层到最下层设置的通孔和配线实现需要的电路或***电路，在所述导电图形上设置开口部。
附图说明
图1是说明本发明电路装置的图，(A)为平面图，(B)为剖面图；
图2是说明本发明电路装置的图，(A)为平面图，(B)为剖面图；
图3是说明本发明电路装置的图，(A)为剖面图，(B)为平面图；
图4是说明本发明电路装置的图，(A)为剖面图，(B)为平面图；
图5是说明现有电路装置的剖面图；
图6是说明现有电路装置的剖面图。
具体实施方式
参照图1说明本发明的电路装置10的结构。图1(A)是电路装置10的上面图，图1(B)是其剖面图。本发明的电路装置10包括至少一层导电图形12A～D，固定在导电图形12A上的第一电路元件13、覆盖第一电路元件13和导电图形12A并支承整体的密封树脂16，在里面露出的导电图形12D上连接连接器。下面将详述该种结构。
参照图1(B)导电图形12考虑焊料的附着性、焊接性、电镀性，选择其材料。作为材料，采用以Cu为主材料的导电箔、以Al为主材料的导电箔或由Fe-Ni等合金组成的导电箔。在此，形成由第一导电图形12A、第二导电图形12B、第三导电图形12C和第四导电图形12D组成的四层的多层配线结构。各导电图形12用连接装置20(接触孔或通孔)电连接。之后，各导电图形12将树脂层21介于中间迭积在一起。
说明上述多层导电图形12的具体结构。第二导电图形12B和第三导电图形12C将厚度为100μm程度的树脂层21介于中间迭积。而利用在穿过树脂层21的通孔上形成的电镀膜形成连接装置20，该连接装置20把第二导电图形12B和第三导电图形12C进行电连接。
第二导电图形12B和第三导电图形12C利用树脂层21覆盖。在覆盖第二导电图形12B的树脂层21上设贯通孔，通过形成铜镀层，形成第一导电图形12A。另外，在覆盖第三导电图形12C的树脂层21上设贯通孔，通过形成铜镀层，形成第四导电图形12D。而第四导电图形12D除了作为端子18露出的位置，由树脂被膜17覆盖。
参照图1(A)，端子18由从覆盖电路装置10里面的树脂被膜17露出的第四导电图形12D组成。在此，在电路装置10的一侧边整齐排列的端子18A，与外部的连接部的第一连接器15A进行电连接。在与端子18A相对的一边整齐排列的端子18B，与外部进行连接的端子18B连接。另外，端子18C沿其它一侧边设置，作为该端子的使用方法有各种各样。例如也可以用于往内装半导体元件(特别是存贮器、微机等)写入、读出数据。端子18E设在周边部以外的位置。作为该端子使用的方法，例如也可以用于内部形成的电路或***的检查。
作为第一电路元件13，是晶体管、二极管、IC芯片等半导体元件、芯片电容、芯片电阻等无源元件。另外，虽然厚度变厚但是也可以安装CSP、BGA等倒装的半导体元件。进而也可以采用电感、热敏电阻等。之后，第一电路元件13固定在第一导电图形12A上，由密封树脂16覆盖。在此，正面安装的第一电路元件13A通过细金属丝19与其它的第一导电图形12A电连接。而作为第一电路元件13B采用芯片电阻和芯片电容等芯片部件。作为第一电路元件13B采用的芯片部件，为了抑制密封树脂16的厚度，采用小型部件，例如采用比细金属丝19的顶部还薄的部件。进而，由于采用比密封树脂16还薄的元件作为第一电路元件13，可以形成电路装置10的整体厚度很薄。
第二电路元件14可以安装在第四导电图形12D的露出的面上，能够采用与上述的第一电路元件13相同的元件。第二电路元件14由于不用密封树脂16覆盖，可以采用比较大型的元件。具体可以采用容量大的芯片电容和密封树脂的封装作为第二电路元件14。由于把这样厚的元件作为第二电路元件14，安装在电路装置10的里面，因此，可以使密封树脂16的厚度比大型的第二电路元件14更薄。
密封树脂16覆盖电路元件13、细金属丝19及导电图形12。作为密封树脂16，可以采用热硬性树脂或热可塑性树脂。而且，本发明的电路装置10利用密封树脂16进行整体支承着。即，为了实现装置的薄型化及结构的细微化，各导电图形12的厚度薄到50～70μm以下，形成10～30μm的厚度为优选。而导电图形12由密封树脂16的刚性支承着整体。因而，从用密封树脂16支承，作为安装基板发挥机能的电路装置10的里面露出多个靠导电图形12形成的端子18，第二电路元件14和连接器15固定在端子18上。另外，由于密封树脂16构成的电路装置10的下面是平面，故可以很容易地通过粘接剂固定在安装基板和壳体内壁上。
第一连接器15A安装在电路装置10里面的侧边附近，具有与外部进行电连接的作用。通过从第一连接器15A导出的导线固定在端子18A上，进行第一连接器15A和端子18A的电连接。另外，在第一连接器15A的两端，通过导出固定用的导线并将该导线固定在端子18D上，第一连接器15A固定在电路元件10的里面。
第二连接器15B固定在与第一连接器15A相对的侧边部附近，通过导线与多个端子18B电连接。其它结构与上述第一连接器15A相同。
上述第一连接器15A和第二连接器15B也可以固定在电路装置10的侧边以外的位置。而且，可以在电路装置10的里面安装两个以外数量的连接器15。在安装两个连接器15A、15B时，也可以在相对的边之外的边上安装连接器15。
在此，对第一连接器15A和第二连接器15B的具体使用例进行说明。通过将第一连接器15A与另外的控制部电连接，第二连接器15B与CD-RW等的控制部连接，可以把电路装置10作为CD-RW的控制模块使用。因而，可以根据由其它控制部输入的电信号，由第二连接器15进行CD-RW的写入和读出的指示。进而由CD-RW等媒体读出的信号从第一连接器15A传送到外部。
参照图2，对有关连接器15A的安装结构进行说明。图2(A)是电路装置10的平面图，图2(B)是从图2(A)中所示的箭头方向看电路装置10的侧面图。
参照图2(B)，第一连接器15A在其两端的下部引出导线22A，利用导线22A固定在端子18D上，第一连接器15A固定在电路装置的里面。在此，端子18D由上述第四导电图形12D组成，是电信号不通过的伪导电图形。另外，整齐排列在电路装置10的一个侧边并露出的各个端子18A、第一连接器15A与其下面具有的导线22B通过焊接等的焊料电连接。而各个导线22B被引回第一连接器的内部，与端子18F导通。端子18F作为电路装置10的外部输入输出端子发挥机能。第二连接器15B的结构与上述第一连接器相同。
参照图3说明第一导电图形12A的结构。图3(A)是电路装置10的剖面图，图3(B)是图3(A)的A-A`视图，表示有电路装置10的第一导电图形12A。
参照图3(B)，第一导电图形12A形成安装第一电路元件13的焊垫和配线部。该图中央用虚线包围的区域表示是半导体元件的第一电路元件13A，其在岛上形成的第一导电图形正面朝上固定着。另外，围着电路元件13A设有由第一导电图形12A形成的连接焊垫。通过由第一导电图形12A形成的配线部，第一电路元件13之间及第一电路元件13与连接装置20被连接起来。
在没有形成细微的配线部的地方，用第一导电图形12A形成宽幅的结构，作为比较大的电流流动的配线使用。具体而言，宽幅形成的第一导电图形12A可以作为连接接地电位或电源的结构使用。而且，在宽幅形成的第一导电图形12A上开口部23设置成矩阵形。树脂层21从开口部23露出。一般，树脂之间的粘接力比作为导电图形12的材料的金属和树脂的粘接力大。因此，通过从开口部23露出的树脂层21可以使树脂层21和覆盖它的其它树脂材料(如密封树脂16或导电被膜17)粘接。因此，能提高电路装置10的可靠性。另外，通过在这样宽幅的第一导电图形12A上设置开口部23，可以使导电图形12A的侧面露出，使密封树脂16等树脂和导电图形12的侧面接触，从而，可以提高导电图形12A和密封树脂16的粘接强度。
另外，宽幅结构及在那里形成的开口部23也设置在第二导电图形12B及第三导电图形12C上。因此，通过在第二导电图形和第三导电图形上设置开口部23可以提高树脂层21和导电图形12的粘接强度。
对涉及在各层导电图形12上设置开口部23的其它优点进行说明。通过在各层导电图形12上按适当的比例设置开口部，可以调整导电图形12的残存率。具体而言，通过将第一导电图形12A和第四导电图形12D调整为相同程度的残存率，可以使覆盖它们的树脂被膜17的厚度一致。而通过将第二导电图形12B和第三导电图形12C的残存率调整到相同程度，可以使覆盖它们的树脂层21的厚度一致。
第二导电图形12B和第三导电图形12C通过连接装置20电连接，形成主配线部。
参照图4说明和第四导电图形12D的结构。图4(A)是电路装置10的剖面图，图4(B)是图4(A)的A-A`视图。
参照图4(B)，第四导电图形12D、形成安装第二电路元件14和连接器15的端子18和配线部。各端子18通过由第四导电图形12D组成的配线部或连接装置与在电路装置10的内部构成的电路连接。端子18A和端子18B沿电路装置10的一侧整齐排列，在里面从树脂被膜17露出。另外，在端子18A或端子18B是多个情况下，如该图所示，也可以整齐排列成二行以上。端子18C整齐排列在电路装置10的一个侧边，在此，用于将数据写入内部的半导体元件中。而端子18E在电路装置10里面的侧边部以外的位置形成。该端子18E可以用于如确认在内部形成的电路的动作和特性等。另外，上述的端子18既可以设在侧边部以外的位置，也可以不是整齐排列地设置。
下面叙述本发明的特征。
由于一般半导体封装安装在印刷电路基板等的安装基板上，形成封装的外形上不安装任何元件。如只在封装里面形成外部连接用的电极，作为一例的BGA，在形成里面的电极的部分不安装电路元件和连接器。这是由于通过焊锡等安装材料安装在基板上。
本装置不是固定在安装基板上，是将其自身作为安装基板使用的半导体封装。该封装由于不知在哪一层采用导电图形，其厚度不同，但整体大约在一厘米以下，是薄型板状体。如果照原样在位于里面的外部连接电极上设置焊锡等焊料，这也可以形成薄型BGA，而如图1(B)那样，既表示里面，又作为安装面使用，在此，将第二电路元件14和连接器15连接并形成模块。
总之，本发明利用下列要素可以实现所需要的电路或***。
(1)模块化的第一电路元件13、最上层的导电图形12A和由其形成的电极、接合区、连接焊垫等；
(2)由最下层的第四导电图形12D形成的外部连接电极、配线，安装在其上的第二电路元件14；
(3)设在最下层和最上层导电图形之间的至少一层配线；
(4)各导电图形12间形成的通孔；
(5)设在最下层的外部连接电极上的连接器15。
厚度薄，而且没有导线架的部分，使其平面的面积也减少，可以实现超小型的封装，可以形成携带仪器、OA机器的小型化、轻量化。另外，连接器成为这些装置的安装装置。一般如5厘米×5厘米、10厘米×4厘米、厚度为0.5毫米的薄型封装，即使通常考虑，其弯曲也成问题，不是在里面形成的焊锡等安装，由于用连接器和薄板保持装置等安装，可以按其弯曲的原样安装。因而，也能防止焊锡等的裂纹。
接着，对形成岛状开口部23的第一导电图形12A进行说明。以下称为网状结构。该网状结构本来的宗旨如图3(A)所示，是设置的伪结构，其用于全面跨越第一导电图形12A～第四导电图形12D及将它们作成整体的密封树脂16，形成实质均匀。该伪结构电极自身也可以是岛状的，但由于各自加的电压未接地，产生电容。为了将其各自接地而固定，必须有触点孔。若做成这样的网状结构，并设在各层或重迭在一起的上层和下层上，至少在一处就可以使它们成为电位相同的接触孔。而且，通过开口部23上层和下层的树脂结合，作为封装的密合性提高。另外，如图3(B)所示，图形也变大作为流过大电流电极的机能。而且，各层网状结构固定例如在接地电位上，也就不产生寄生电容。进而，通过控制该开口部23的尺寸也能有屏蔽效果。
本发明可以收到以下效果。
通过在电路装置10的里面安装形成与外部连接的端子的连接器15，电路装置10整体的平面尺寸不会变大，可以通过连接器15很容易地与外部电连接。所述电路装置10装有安在导电图形12上的第一电路元件13。
通过在电路装置10的里面安装第二电路元件14，可以提供小型且具有复杂的电路结构的电路装置。所述电路装置10装有内藏半导体元件等的第一电路元件13、形成多层的导电图形12。具体而言，本发明的电路装置10的平面尺寸可以形成大约3cm×3cm。
还有，由于可以通过把导电图形12形成多层，在装置内部构成更复杂的电路，故可以构成作为具有一个***的模块的电路装置10。如可以构成具有控制CD-WR等硬件机能的电路装置10。
另外，由于电路装置10可以由密封树脂支承整体，不需要现有例的安装基板那样的支承基板，故电路装置10可以做成薄型。

Claims (19)

1、一种电路装置，其特征在于，包括：至少一层导电图形；第一电路元件，其固定在所述导电图形上；密封树脂，其覆盖所述第一电路元件和所述导电图形并支承整体，
在里面露出的所述导电图形上连接连接器，
在所述导电图形上设置开口部。
2、如权利要求1所述的电路装置，其特征在于，所述连接器设在所述电路装置的周边部。
3、如权利要求1所述的电路装置，其特征在于，所述连接器沿相对方向的侧边设置。
4、如权利要求1所述的电路装置，其特征在于，在所述导电图形的里面安装第二电路元件。
5、如权利要求1所述的电路装置，其特征在于，所述导电图形形成多层，在最上层的所述导电图形上安装所述第一电路元件，在最下层的所述导电图形上连接所述连接器。
6、如权利要求1所述的电路装置，其特征在于，所述第一电路元件是晶体管、二极管、IC、芯片电容、芯片电阻、密封树脂壳、电感或热敏电阻。
7、如权利要求4所述的电路装置，其特征在于，所述第二电路元件是晶体管、二极管、IC、电容芯片、芯片电阻、密封树脂壳、电感或热敏电阻。
8、如权利要求1所述的电路装置，其特征在于，通过由所述导电图形构成固定所述第一电路元件的焊垫及配线部，从而构成电路或***。
9、一种电路装置，其特征在于，包括至少一层导电图形；第一电路元件，其固定在所述导电图形上；密封树脂，其覆盖所述第一电路元件和所述导电图形并支承整体，
还具有第二电路元件，其固定于在所述电路装置里面露出的所述导电图形上，
在所述导电图形上设置开口部。
10、如权利要求9所述的电路装置，其特征在于，所述第一电路元件是用细金属丝与所述导电图形电连接的半导体元件和芯片部件，所述芯片部件的厚度比所述密封树脂还薄。
11、如权利要求9所述的电路装置，其特征在于，所述第一电路元件和所述第二电路元件是晶体管、二极管、IC、芯片电容、芯片电阻、密封树脂壳、电感或热敏电阻。
12、如权利要求9所述的电路装置，其特征在于，在所述电路装置的周边安装有与所述导电图形连接的连接器，在被所述连接器夹在其间的区域中配置有第二电路元件。
13、如权利要求9所述的电路装置，其特征在于，所述导电图形形成多层，在最上层的所述导电图形上安装所述第一电路元件，在最下层的所述导电图形上安装所述第二电路元件。
14、如权利要求9所述的电路装置，其特征在于，通过由所述导电图形构成固定所述第一电路元件及所述第二电路元件的焊垫及配线部，从而构成电路或***。
15、一种电路装置，其特征在于，具有封装，该封装包括：至少两层导电图形；第一电路元件，其电连接在作为所述最上层的导电图形形成的第一电极上；密封树脂，其把所述第一电路元件和所述导电图形整体密封；第二电极，其形成最下层的导电图形，从位于里面的所述密封树脂面露出，
所述第二电极由安装连接器用的电极和安装第二电路元件用的电极组成，分别安装连接器和第二电路元件，通过跨过最上层到最下层设置的通孔和配线实现需要的电路或***电路，
在所述导电图形上设置开口部。
16、如权利要求15所述的电路装置，其特征在于，所述第二电路元件是被封装的半导体元件、芯片电容、芯片电阻或电解电容。
17、如权利要求1、9或15所述的电路装置，其特征在于，通过在所述导电图形上设置的所述开口部，使从该开口部露出的所述导电图形一侧的树脂层和覆盖所述导电图形的其他树脂材料粘接。
18、如权利要求17所述的电路装置，其特征在于，所述开口部形成为岛状，形成有所述开口部的导电图形在上层或下层重迭形成，两者在电气上以相同的电位固定。
19、如权利要求17所述的电路装置，其特征在于，所述开口部形成为岛状，形成有所述开口部的导电图形跨过多层，形成空区域，与固定该导电图形的树脂层一体地形成实质上跨过整个面的均匀的膜厚。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173489A (ja) * 2004-12-17 2006-06-29 Tokai Rika Co Ltd 電子部品実装構造
JP2008053319A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体装置
JP4958526B2 (ja) * 2006-11-30 2012-06-20 三洋電機株式会社 回路装置および回路モジュール
JP4948160B2 (ja) * 2006-12-29 2012-06-06 三洋電機株式会社 回路モジュール
JP4975655B2 (ja) * 2007-02-01 2012-07-11 日本特殊陶業株式会社 配線基板、半導体パッケージ
JP5360221B2 (ja) * 2009-09-16 2013-12-04 株式会社村田製作所 電子部品内蔵モジュール
TWI795644B (zh) * 2020-06-02 2023-03-11 大陸商上海兆芯集成電路有限公司 電子總成

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870024A (ja) * 1994-08-29 1996-03-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN1315823A (zh) * 2000-03-08 2001-10-03 三洋电机株式会社 电路装置的制造方法及电路装置
CN1348205A (zh) * 2000-10-02 2002-05-08 三洋电机株式会社 电路装置的制造方法
US6445592B1 (en) * 1993-08-30 2002-09-03 Temic Telefunken Microelectronic Gmbh Electronic assembly

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970001891B1 (ko) * 1991-02-08 1997-02-18 가부시키가이샤 도시바 반도체장치와 반도체장치의 제조방법
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
JP3945968B2 (ja) * 2000-09-06 2007-07-18 三洋電機株式会社 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445592B1 (en) * 1993-08-30 2002-09-03 Temic Telefunken Microelectronic Gmbh Electronic assembly
JPH0870024A (ja) * 1994-08-29 1996-03-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN1315823A (zh) * 2000-03-08 2001-10-03 三洋电机株式会社 电路装置的制造方法及电路装置
CN1348205A (zh) * 2000-10-02 2002-05-08 三洋电机株式会社 电路装置的制造方法

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