CN1287526C - Pll电路和降pll电路噪声的装置 - Google Patents

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Abstract

分频器输出a2送到DFF9的输入端，输入到分频器7的时钟a1由反相器11反相后送到DFF9的C输入端。分频器输出b2送到DFF10的D输入端，输入到分频器8的时钟b1由反相器12反相后送到DFF10的C输入端。DFF9的Q输出和DFF10的Q输出送到相位比较器1分别作为输出信号a3和输出信号b3。按此方式，分频器输出a2和b2在滞后输入时钟a1和b1半周期处送到相位比较器1作为输出信号a3和b3。

Description

PLL电路和降PLL电路噪声的装置
技术领域
本发明涉及一种PLL电路，特别地，本发明涉及用于降低PLL频率综合器噪声的PLL电路技术。
背景技术
按常规，例如在JP-A-127719/1992中公开的该发明已被用作该类型的一种PLL电路，该PLL电路包括一个压控振荡器，一个分频器，用于对压控振荡器的输出进行分频，一个相位比较器，用于将分频器输出信号的相位同一参考时钟的相位比较，并检测该相位差，一电荷泵电路，由该相位比较器的输出信号驱动，以及一个环路滤波器，用于平滑该电荷泵电路的输出。该PLL电路根据该环路滤波器的输出电压控制该压控振荡器的频率。
图4表示公开在JP-A-127719/1992中的PLL电路的一般组成。在图4中，数字1是一个相位比较器。数字2是一个电荷泵，数字3是一个环路滤波器。数字4是一个压控振荡器(以下称为VCO)。数字5是一个预定标器。数字6是一个参考时钟产生单元。数字7是一分频器。数字8是第二分频器。a1是预定标器5的输出信号(输入到分频器7的时钟)。b1是参考时钟产生单元6的参考时钟(输入到分频器8的时钟)。a2是分频器7的输出信号(分频输出)。b2是分频器8的输出信号(分频输出)。
在该PLL电路中，VCO4的输出信号由预定标器5除以L然后再由分频器7除以N。来自参考时钟产生单元6的参考时钟由分频器8除以M。L，M和N是自然数。相位比较器1输入分频器输出a2和b2并输出正比于a2和b2相位差的电压。电荷泵2按照相位比较器1的输出电压被驱动。环路滤波器3平滑电荷泵2的输出并形成VCO4的控制电压。按此方式，组成了该PLL(锁相环)，并且负反馈被施加到相位比较器1，以便稳定该输入的相位差。VCO的输出频率在此是按下式计算的：f0＝fr×N·L/M。在该表示式中，fr表示该参考时钟产生单元6的产生频率。
然而，在像这种普通的PLL电路中，分频器输出a2和b2直接用作相位比较器1的一个输入信号。因此PLL电路直接遭受由于在分频器7或8中逻辑值反转时产生大跳动和过调引起的影响以及一个大的相位噪声被附加到VCO4的输出。
参照图5A-E来说明这个过程。图5A表示输入到分频器7和8的输入时钟a1和b1。图5B表示从分频器7和8的分频输出a2和b2。当分频器7或8由输入时钟a1或b1触发时(图5At1处)分频器输出信号a2或b2的改变少许滞后(图5Bt2处)。图5C表示由于在分频器7或8中逻辑反转时产生大跳动和过调引起的噪声。该噪声恰巧在输入到分频器7和8的时钟a1和b1起动之后该分频器输出信号a2和b2发生改变时产生的，而这是合乎逻辑的。
因此，如在放大了的图5D和E中所说明的那样，由分频器7和8中产生的噪声引起的作用在于使得分频器输出信号的相位发生跳动。结果，当这些相位进行比较，PLL运行时，如图6所说明的那样，附加的噪声分量以及正常输出包括在VCO4的输出。
发明内容
本发明的目的在于解决上述任务。
此外，本发明的目的在于提供一种PLL电路技术，使用这种电路，由一个分频器产生的并附加到压缩振荡器输出的噪声将明显降低。
本发明的目的通过降低PLL电路中由分频器形成的噪声的噪声降低方法达到，该方法包括：时钟信号产生步骤，产生相应一输入控制电压的一时钟信号；分频步骤，在用所说时钟信号的前沿和后沿中的任一个进行触发的同时分频所说时钟信号，并产生第一分频信号；延迟步骤，获取所说第一分频信号，并在用所说时钟信号的没有被用作所说分频步骤的触发脉冲的前沿和后沿之一触发的同时迟延所说分频信号；参考时钟产生步骤，产生一参考频率的参考时钟；以及控制电压产生步骤，产生对应在所说被延迟的分频信号和所说参考时钟之间相位差的控制电压。
此外，本发明的目的通过降低PLL电路中由分频器形成的噪声的噪声降低方法达到，所说噪声降低方法包括：时钟信号产生步骤，产生相应一输入控制电压的一时钟信号；第一分频步骤，分频所说时钟信号用于预定标和产生一第一分频信号；第二分频步骤，在用所说第一分颁信号的所说前沿和后沿之一进行触发的同时分频所说第一分频信号并产生所说第二分频信号；延迟步骤，在用所说第二分频信号的没有被用作所说分频步骤的触发脉冲的前沿和后沿之一进行触发的同时延迟所说第二分频信号；参考时钟产生步骤，产生一参考频率的一参考时钟；以及控制电压产生步骤，产生对应在所说被延迟的第二分频信号和所说参考时钟之间的相位差的控制电压。
在上述方法中，该噪声降低方法还可以包括第三分频步骤，在用所说参考时钟信号的前沿和后沿中的任一个进行触发的同时分频所说参考时钟，并输出所说第三分频信号；以及第二延迟步骤，在用所说参考时钟信号的没有被用作所说第三分频步骤的触发脉冲的前沿和后沿之一进行触发的同时延迟并输出所说第三分频信号，其中所说控制电压产生步骤包括产生相应在所说被延迟的第二分频信号和所说被延迟的第三分频信号之间的相位差的控制电压的步骤。
为实现上述方法，第一PLL电路包括压控振荡装置，分频装置，由该压控振荡装置的输出信号的前沿和后沿中的任一个进行触发，用于分频和输出该压控振荡装置的输出信号，触发器装置，由该压控振荡器装置的输出信号的没有被用作该分频器的触发脉冲的前沿和后沿之一进行触发，用于得到并输出该分频装置的输出信号，参考时钟产生装置，相位比较装置，用于识别来自触发装置的输出信号以及来自参考时钟产生装置的参考时钟作为输入并输出相应相位差的电压，以及平滑装置，用于平滑相位比较装置的输出电压并使该输出电压为压控振荡装置的控制电压。
在该第一PLL电路中，当假定分频装置由压控振荡装置的输出信号的前沿进行触发时，该触发器装置就由该压控振荡器装置的输出信号的后沿进行触发，得到并输出分频装置的输出信号。
此外，在该第一PLL电路中，压控振荡装置相应图1中的VCO4。分频装置相应分频器7。触发装置相应反相器11和DFF9。参考时钟产生装置相应参考时钟产生单元6。相位比较装置相应相位比较器1。平滑装置相应电荷泵2和环路滤波器3。
第二PLL电路包括：一压控振荡装置，一预定标器，用于分频和输出压控振荡装置的输出信号，分频装置，由预定标器的输出信号的前沿和后沿中的任一个进行触发，用于分频和输出预定标器的输出信号，触发装置，由预定标器的输出信号的没有被用作该分频装置的触发脉冲的前沿和后沿之一进行触发，用于得到并输出分频器装置的输出信号，该预定标器的输出信号参考时钟产生装置，相位比较装置，用于识别来自触发装置的输出信号以及来自参考时钟产生装置的参考时钟作为输入并输出相应相位差的电压，以及平滑装置，用于平滑相位比较器装置的输出电压，并使该输出电压为压控振荡装置的控制电压。
在该第二PLL电路中，当假定分频装置由预定标器的输出信号的前沿进行触发时，该触发器装置就由预定标器输出信号的后沿进行触发，得到并输出分频装置的输出信号。
此外，在该第二PLL电路中，压控振荡装置相应图1VCO4。预定标器相应于预定标器5。分频装置相应分频器7。触发装置相应于没有被用作反相器11和DFF9触发装置的压控振荡装置。参考时钟产生装置相应参考时钟产生单元6，相位比较装置相应相位比较器1。平滑装置相应电荷泵2和环路滤波器3。
第三PLL电路包括压控振荡装置，第一分频装置，由压控振荡装置输出信号的前沿和后沿中的任一个进行触发，用于分频并输出压控振荡装置的输出信号，第一触发的装置，由压控振荡装置输出信号的没有被用作第一分频装置的触发脉冲的前沿和后沿之一进行触发，用于得到并输出第一分频装置的输出信号；参考时钟振荡装置，第二分频装置，由参考时钟产生装置的参考时钟的前沿和后沿中的任一个进行触发，用于分频并输出来自参考时钟产生装置的参考时钟，第二触发装置，由参考时钟产生装置的参考时钟的没有被用作第二分频装置的触发脉冲的前沿和后沿之一进行触发，用于得到并输出第二分频装置的输出信号，相位比较装置，用于识别来自第一触发装置的输出信号以及来自第二触发装置的输出信号作为输入并输出相应相位差的电压，以及平滑装置，用于平滑来自相位比较装置的输出电压并使该输出电压为压控振荡装置的控制电压。
在该第三PLL电路中，当假定第一分频装置由压控振荡装置的输出信号的前沿进行触发时，第一触发装置就由压控振荡装置的前沿进行触发，得到并输出第一分频装置的输出信号。此外，当假定第二分频装置由参考时钟的前沿进行触发时，第二触发器装置就由参考时钟的后沿进行触发，得到并输出第二分频装置的输出信号。
在该第三PLL电路中，压控振荡装置相应图1中的VCO4。第一分频装置相应分频器7。第一触发器装置相应反相器11和DFF9。参考时钟产生装置相应参考时钟产生单元6。第二分频装置相应分频器8，第二触发器装置相应反相器12和DFF10。相位比较装置相应相位比较器1。平滑装置相应电荷泵2和环路滤波器3。
第四PLL电路包括压控振荡装置，一预定标器，用于输出压控振荡装置的输出信号，第一分频装置，由预定标器的输出信号的前沿和后沿中的任一个进行触发，用于分频并输出该预定标器的输出信号，第一触发器装置，由该预定标器输出信号的没有被用作第一分频装置的触发脉冲的前沿和后沿之一进行触发，用于得到并输出第一分频装置的输出信号；参考时钟产生装置，第二分频装置，由参考时钟产生装置的参考时钟的前沿和后沿中的任一个进行触发，用于分频并输出参考时钟产生装置的参考时钟，第二触发器装置，由参考时钟产生装置的参考时钟的没有被用作第二分频装置的触发脉冲的前沿和后沿之一进行触发，用于得到并输出第二分频装置的输出信号；相位比较装置，用于识别来自第一触发器装置的输出信号以及来自第二触发器装置的输出信号作为输入并输出相应相位差的电压，以及平滑装置，用于平滑来自相位比较装置的输出电压，并使该输出电压为压控振荡装置的控制电压。
在该第四电路中，当假定第一分频装置由预定标器的输出信号的前沿进行触发时，第一触发器装置就由预定标器的输出信号的后沿进行触发，得到并输出第一分频装置的输出信号。此外，当假定第二分频装置由参考时钟的前沿进行触发时；第二触发的装置就由参考时钟的后沿进行触发，得到并输出第二分频装置的输出信号。
在该第四PLL电路中，压控振荡装置相应图1中的VCO4。预定标器相应预定标器5。第一分频装置相应分频器7。第一触发器装置相应反相器11和DFF9。参考时钟振荡装置相应参考时钟振荡单元6。第二分频装置相应分频器8。第二触发器装置相应反相器12和DFF10。相位比较装置相应相位比较器1。平滑装置相应电荷泵2和环路滤波器3。
根据理解以下详细说明和附图将更清楚本发明上述的以及其他的目的，特征和优点，其中：
附图简述
图1是表示本发明实施例的方块图；
图2A-2G是用于说明该实施例操作的时间图；
图3是说明实施例的寄生降低效应的图；
图4是普通PLL电路的方块图；
图5A-5E是说明普通PLL电路的操作的时间图；
图6是说明普通PLL电路问题的图。
具体实施方式
以下参照该实施例详细说明本发明。图1是表示本发明实施例PLL电路的方块图。在图1和图4中，相同符号表示相同的构成元件，但在图4中未说明相同的构成元件。
在该实施例中，D触发器(以下称作DFF)9和10以及反相器11和12附加到图4所示普通电路构成中。分频器输出a2送到DFF9的D输入端。输入到分频器7的时钟a1被反相器11反相然后送到DFF9的C输入端。分频器输出b2被送到DFF10的D输入端。输入到分频器8的输入时钟b1被反相器12反相然后送到DFF10的C输入端。DFF9的Q输出以及DFF10的Q输出送到相位比较器1分别作为输出信号a3和b3。
在PLL电路的DFF9中，分频器输出a2与由反相器11反相输入时钟a1而产生的时钟同步之后该输入a2输出到相位比较器1作为输出信号a3。
在该DFF10中，分频器输出b2与由反相输入时钟b1产生的时钟同步，该输入时钟b1通过反相器12送到分频器8，然后该输入b2输出到相位比较器1作为输出信号b3。当DFF′S9和10以及分频器7和8由驱动时钟前沿触发时，分频器7和8分别由输入时钟a1和b1的后沿触发。DFF′S9和10由输入时钟a1和b1的前沿触发。
参照图2说明处理，图2A，B，C，D，E相应图5A，B，C，D，E，图2F和G表示触发器9和10的输出信号a3和b3。如在该时间图中所示，在该DFF9中，分频器输出a2在滞后输入时钟a1半周期的t3处输入，并被用作输出信号a3。在DFF10中，分频器输出b2在滞后输入时钟b1半周期的t3处输入，并被用作输出信号b3。
图2D，E和G分别为图B，C，F的放大。如在图2D，E和G中所示，在该PLL电路中，分频器7和8中的噪声在分频器的输出a2和b2中产生频率跳动。然当该分频器的输出a2和b2在滞后输入时钟a1和b1半周期处被DFF′9和10接收并作为输出信号a3和b3送到相位比较器1时，该相位跳动急剧降低。按此方式，附加到VCO4输出的相位噪声急剧降低，如图3所示那样。
在该实施例中，假定分频器7和8一起用驱动时钟的前沿触发而不用后沿触发。此外在该实施例中，假定预定标器被予先设置到分频器7，这样可省略该予定器5。再者在该实施例中，分频器8，DFF10和反相器12是对参考时钟b1设置的，该时钟b1是由参考时钟产生单元6产生的高的频率fr提供的。通过指定产生单元6的任一低值频率fr可将分频器8，DFF10以及反相器12省去。
如上所述，在本发明中，分频装置的输出信号是在当噪声小的时刻被取出到触发装置，然后给出到相位比较装置。结果可显著降低由分频器的噪声产生的加到压控振荡器输出的相位噪声。

Claims (14)

1.一种PLL电路包括：
压控振荡装置，用于产生并输出相应输入控制电压的频率的信号；
分频装置，由所说压控振荡装置的输出信号的前沿和后沿中的任一个进行触发，用于对所说压控振荡装置的所说输出信号进行分频；
触发装置，由所说压控振荡器装置的所说输出信号的没有被用作所说分频器装置的触发脉冲触发的前沿和后沿之一进行触发，用于得到并输出所说分频装置的所说输出信号；
参考时钟产生装置，用于产生参考频率的参考时钟；以及相位比较装置，用于输出相应所说触发装置的输出信号和所说参考时钟之间的相位差的电压以及
与所说触发装置相连的反相器，用于将参考时钟倒相。
2.权利要求1的PLL电路，还包括平滑装置，用于平滑所说相位比较装置的输出电压，并输出该被平滑的电压作为所说压控振荡装置的控制电压。
3.一种PLL电路包括：
压控振荡装置，用于产生并输出相应输入控制电压的频率的信号；
预定标器，用于对所说压控振荡装置的所说输出信号进行分频；
分频装置，由所说预定标器的所说输出信号的前沿和后沿中的任一个进行触发，用于分频并输出所说预定标器的所说输出信号；
触发装置，由所说预定标器的所说输出信号的没有被用作所说分频器装置的触发脉冲触发的前沿和后沿之一进行触发，用于得到并输出所说分频装置的所说输出信号；
参考时钟产生装置，用于产生参考频率的参考时钟；以及相位比较装置，用于输出相应所说触发装置的输出信号和所说参考时钟之间的相位差的电压以及
与所说触发装置相连的反相器，用于将参考时钟倒相。
4.权利要求3的PLL电路，还包括平滑装置，用于平滑所说相位比较装置的输出电压，并输出该被平滑的电压作为所说压控振荡装置的控制电压。
5.一种PLL电路包括：
压控振荡装置，用于产生并输出相应输入控制电压的频率的信号；
第一分频装置，由所说压控振荡装置的所说输出信号的前沿和后沿中的任一个进行触发，用于对所说压控振荡装置的所说输出信号进行分频；
第一触发装置，由所说压控振荡器装置的所说输出信号的没有被用作所说第一分频器装置的触发脉冲触发的前沿和后沿之一进行触发，用于得到并输出所说第一分频装置的所说输出信号；
参考时钟产生装置，用于产生参考频率的参考时钟；
与所说第一触发装置相连的第一反相器，用于将参考时钟倒相；
第二分频装置，由所说参考时钟的前沿和后沿中的任一个进行触发，用于分频所说参考时钟；
第二触发装置，由来自所说参考时钟产生装置的所说参考时钟的没有被用作所说第二分频装置的触发脉冲触发的前沿和后沿之一进行触发，用于得到并输出所说第二分频装置的所说输出信号；
与所说第二触发装置相连的第二反相器，用于将参考时钟倒相；以及
相位比较装置，用于输出相应所说第一触发装置的输出信号和所说第二触发装置的输出信号之间的相应差的电压。
6.权利要求5的PLL电路，还包括平滑装置，用于输出所说相位比较装置的输出电压，并输出所说被平滑的电压作为所说压控振荡装置的控制电压。
7.一种PLL电路包括：
压控振荡装置，用于产生并输出相应输入控制电压的频率的信号；
一预定标器，用于分频并输出所说压控振荡装置的所说输出信号；
第一分频装置，由所说预定标器的所说输出信号的前沿和后沿中的任一个进行触发，用于对所说预定标器的所说输出信号进行分频；
第一触发装置，由所说预定标器的所说输出没有被用作所说第一分频装置的触发脉冲触发的信号的所说前沿和后沿之一进行触发，用于得到并输出所说第一分频装置的所说输出信号；
参考时钟产生装置，用于产生参考频率的参考时钟；
与所说第一触发装置相连的第一反相器，用于将参考时钟倒相；
第二分频装置，由所说参考时钟的前沿和后沿中的任一个进行触发，用于分频并输出来自所说参考时钟产生装置的所说参考时钟；
第二触发装置，由所说来自所说参考时钟产生装置的所说参考时钟的没有被用作所说第二分频装置的触发脉冲触发的所说前沿和后沿之一进行触发，用于得到并输出所说第二分频装置的所说输出信号；
与所说第二触发装置相连的第二反相器，用于将参考时钟倒相；以及
相位比较装置，用于输出相应在所说第一触发装置的所说输出信号和所说第二触发装置的输出信号之间的相位差的电压。
8.权利要求7的PLL电路，还包括平滑装置，用于平滑所说相位比较装置的所说输出电压并输出所说被平滑的电压作为所说压控振荡装置的控制电压。
9.一种降低在具有分频器的PLL电路中的噪声的噪声降低方法，所说噪声降低方法包括：
一时钟信号产生步骤，产生相应一输入控制电压的时钟信号；
一分频步骤，在用所说时时钟信号的前沿和后沿中的任一个进行触发的同时分频所说时钟信号并产生第一分频信号；
一延迟步骤，取得所说第一分频信号，并在用所说时钟信号的没有被用作所说分频步骤的触发脉冲的所说前沿和后沿之一进行触发的同时延迟所说分频信号；
一参考时钟产生步骤，产生一参考频率的一参考时钟；
一倒相步骤，用于将参考时钟倒相；以及
一控制电压产生步骤，产生相应在所说被延迟的分频信号和所说参考时钟之间相位差的一控制电压。
10.权利要求9的噪声降低方法，还包括平滑控制电压步骤。
11.权利要求9的噪声降低方法，还包括：
一第二分频步骤，在用所说参考时钟的前沿和后沿中的任一个进行触发的同时分频所说参考时钟信号并产生第二分频信号；以及
第二延迟步骤，取得所说第二分频信号，并在用所说参考时钟的没有被用作所说第二分频步骤的触发脉冲的前沿和后沿之一进行触发之后延迟并输出所说第二分频信号以及
其中所说控制电压产生步骤包括产生相应在所说被延迟的第一分频信号和所说被延迟的第二分频信号之间相位差的一控制电压。
12.一种降低在具有分频器的PLL电路中的噪声的噪声降低方法，所说噪声降低方法包括：
一时钟信号产生步骤，产生相应一输入控制电压的时钟信号；
一第一分频步骤，分频所说时钟信号，用于预定标并产生第一分频信号；
一第二分频步骤，在用所说第一分频信号的所说前沿和后沿中的任一个进行触发的同时分频所说第一分频信号，并产生所说第二分频信号；
一延迟步骤，在用所说第二分频信号的没有被用作所说分频步骤的触发脉冲的前沿和后沿之一进行触发的同时延迟所说第二分频信号；
一参考时钟产生步骤，产生一参考频率的一参考时钟；
一倒相步骤，用于将参考时钟倒相；以及
一控制电压产生步骤，产生相应在所说被延迟的第二分频信号和所说参考时钟之间相位差的控制电压。
13.权利要求12的噪声降低方法，还包括平滑控制电压的步骤。
14.权利要求12的噪声降低方法，还包括：
第三分频步骤，在用所说参考时钟信号的所说前沿和后沿中的任一个进行触发的同时分频所说参考时钟，并输出所说第三分频信号；以及
一第二延迟步骤，在用所说参考时钟的没有被用作所说第三分频步骤的触发脉冲的前沿和后沿之一进行触发的同时延迟并输出所说第三分频信号以及
其中所说控制电压产生步骤包括产生相应在所说被延迟的第二分频信号和所说被延迟的第三分频信号之间的相位差的控制电压。
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