CN1272846C - 在半导体装置中形成金属线的方法 - Google Patents

在半导体装置中形成金属线的方法 Download PDF

Info

Publication number
CN1272846C
CN1272846C CNB2003101247412A CN200310124741A CN1272846C CN 1272846 C CN1272846 C CN 1272846C CN B2003101247412 A CNB2003101247412 A CN B2003101247412A CN 200310124741 A CN200310124741 A CN 200310124741A CN 1272846 C CN1272846 C CN 1272846C
Authority
CN
China
Prior art keywords
gas
insulating film
aperture unit
interlayer insulating
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2003101247412A
Other languages
English (en)
Other versions
CN1516264A (zh
Inventor
金东俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Key Foundry Co Ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1516264A publication Critical patent/CN1516264A/zh
Application granted granted Critical
Publication of CN1272846C publication Critical patent/CN1272846C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/905—Cleaning of reaction chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种在半导体装置中形成金属线的方法。该方法包括下列步骤：在其中形成有下部布线的衬底上形成层间绝缘膜；图案化该层间绝缘膜，以形成用于形成上部布线的孔径单元，该上部布线连接至该下部布线；在给定温度下将其中形成有该孔径单元的该半导体衬底冷却；使用氢还原反应来实施清洁工艺，以便去除形成于该孔径单元侧壁上的聚合物及形成于该下部布线上的金属氧化物；在用于实施该清洁工艺的处理室内原位实施退火工艺；以及使用导电材料来掩埋该孔径单元以形成上部布线。

Description

在半导体装置中形成金属线的方法
技术领域
本发明涉及一种半导体装置制造方法，具体而言，涉及一种在半导体装置中形成金属线的方法，该方法可减少低介电层间绝缘膜中的碳损失，其方式为在低温度下实施清洁工艺，以及在一用于实施该清洁工艺的处理室原位实施退火工艺，以便去除该清洁工艺的还原反应中所产生的残留物，藉此改善该低介电层间绝缘膜的界面特性。
背景技术
由于需要微加工、迅速的操作速度及高可靠度，因而使用铜(Cu)作为半导体装置的金属线。一般而言，会通过电镀方法，使用双镶嵌图案来形成该铜线。在通过电镀方法形成铜膜之后，为了稳定性能，在化学机械抛光法(CMP)工艺之前，会先在一给定温度下实施退火工艺。
同时，在为了打开下部铜线的接触的清洁工艺中，通常会使用利用溅射蚀刻的物理方法。因此，会发生在接触内之铜(Cu)重新沉积的问题。但是，因为基于高速装置的目的，会使用非致密的低介电膜作为层间绝缘膜，所以需要新的清洁技术。最近已研究出一种使用氢还原的化学反应清洁工艺。但是，使用氢还原的化学反应清洁工艺具有造成低介电层间绝缘膜表面损坏的问题，而使层间绝缘膜的介电特性恶化。换言之，由于在作为下部布线的铜膜表面上的氧化铜膜的还原反应，即，发生 (或H2O)反应，所以会产生如OH自由基或H2O之类的残留物。而且，由于会在形成于该层间绝缘膜内的接触孔的侧壁上发生 反应，所以会造成碳损失。此类碳系低介电层间绝缘膜会因氢而损坏。已知，当化学反应清洁工艺的处理温度过高时，这个现象就会非常严重。因此，从半导体可靠度的观点，必须解决这项问题。
发明内容
因此，本发明的设计目的为实质上消除由于相关技术的限制和缺点所造成的一个或多个问题，并且本发明的目的为，提供一种在半导体装置中形成金属线的方法，该方法可减少低介电层间绝缘膜中的碳损失，其方法为在低温度下实施清洁工艺，以及在用于实施该清洁工艺的处理室原位实施退火工艺，以便去除该清洁工艺的还原反应中所产生的残留物，藉此改善该低介电层间绝缘膜的界面特性。
接下来的说明中将会提出本发明的额外的目的、优点及功能，并且，本领域技术人员审阅下列说明或可能通过实施来学习本发明后应会有某种程度的了解。通过撰写的说明书及其权利要求书和附图中所具体指出的结构，即可实现并获得本发明的目的及其他优点。
为了实现这些目的及其他优点，以及根据本发明的目标，如同本文中的具体而广泛的描述，一种根据本发明在半导体装置中形成金属线的方法，其特征为，该方法包括下列步骤：在其中形成有下部布线的半导体衬底上形成层间绝缘膜；图案化该层间绝缘膜，以形成用于形成上部布线的孔径单元，该上部布线连接至该下部布线；在给定温度下将其中形成有该孔径单元的该半导体衬底冷却；使用氢还原反应来实施清洁工艺，以便去除形成于该孔径单元侧壁上的聚合物及形成于该下部布线上的金属氧化物膜；在用于实施该清洁工艺的处理室原位实施退火工艺；以及使用导电材料来掩埋该孔径单元以形成上部布线。
该孔径单元可能是接触孔、沟槽、单镶嵌图案或由通孔与沟槽所组成的双镶嵌图案。
优选的是，在大约25℃至50℃的低温下，使用H2气和Ar气或者H2气、Ar气和N2气来实施清洁工艺。可实施该清洁工艺的方式为：在压力为1.5至3mT、电源功率为500至750W、偏压功率为0至100W的条件下，引入2至15sccm的H2气和4至30sccm的Ar气；或者在压力为1.5至3mT、电源功率为500至750W、偏压功率为0至100W的条件下，引入2至15sccm的H2气、2至15sccm的N2气和4至30sccm的Ar气。
使用两个步骤来实施该退火工艺，其中第一步骤在低于100℃至150℃的相对低温下来实施，以便缓和应力，并且去除吸附在孔径单元的侧壁上的例如OH自由基或H2O的残留物；以及第二步骤在大约300℃至400℃的相对高温下来实施，以便实现该层间绝缘膜与该下部布线的致密化。
该层间绝缘膜可能是具有低介电常数的SiOC系的绝缘膜。
该下部布线可以包括铜膜。
本发明的另一方面，应理解的是，前面的一般描述及下文中的详细描述均是示范性的及说明性的，并且拟提供如权利要求书提出的本发明的进一步解释。
附图说明
通过参考附图详细描述本发明的优选实施例，本发明的上述及其他目的、特征及优点将变得显而易见，其中：
图1到图7为半导体装置的剖视图，用于解释根据本发明优选实施例，在半导体装置中形成金属线的方法。
附图标记说明
10    半导体衬底
12    下部布线
14    覆盖膜
16    层间绝缘膜
18    第一光致抗蚀剂膜图案
20    通孔
22    有机底部抗反射涂层
24    第二光致抗蚀剂膜图案
26    沟槽
28    清洁工艺
30    上部布线
具体实施方式
现在将详细参考本发明优选实施例，本发明优选实施例的实例在附图中示出，其中相同的附图标记用来表示相同或相似的部件。
图1到图7为半导体装置的剖视图，用于解释根据本发明优选实施例，在半导体装置中形成金属线的方法。
现在请参考图1，准备半导体衬底10，在半导体衬底10中形成包括晶体管(未示出)等的半导体装置，并且使用单镶嵌工艺形成下部布线12。接着，在形成有下部布线12的半导体衬底10中形成用于防止金属扩散覆盖膜14。使用铜(Cu)来形成下部布线12，以及使用氮化物膜来形成覆盖膜14。所形成的覆盖膜14的厚度大约为500Å。
现在请参考图2，在覆盖膜14上形成层间绝缘膜16。层间绝缘膜16使用具有低介电常数的SiOC系的绝缘膜、SiOH绝缘膜、SiOF系的绝缘膜、多孔氧化硅绝缘膜等来形成。该SiOC膜的形状为，在具有硅和氧的标准结构(gage structure)中掺杂有大量的碳。所形成的层间绝缘膜16的厚度约为4000至5000Å。
在层间绝缘膜16上形成用于定义通孔(图3中的标记20)的第一光致抗蚀剂膜图案18。
现在请参考图3，使用第一光致抗蚀剂膜图案18作为掩模来蚀刻层间绝缘膜16，以此方式形成通孔20。所实施的用于形成通孔20的蚀刻的蚀刻选择比为，蚀刻层间绝缘膜16的速度高于蚀刻覆盖膜14的速度。可使用C4F8或C5F8气体和N2气及Ar气来实施用于形成通孔20的蚀刻。具体地，例如，实施该蚀刻工艺的方式可以为：在压力为50至80mT、电源功率为1200至1500W、偏压功率为1500至1800W的条件下，引入3至8sccm的C4F8或C5F8气体、100至200sccm的N2气和400至800sccm的Ar气。
请参考图4，使用旋转涂布法涂上有机底部抗反射涂层22，以此方式掩埋通孔20。接着在半导体衬底10上形成用于定义沟槽(图5中的标记26)的第二光致抗蚀剂膜图案24。
请参考图5，使用第二光致抗蚀剂膜图案24作为蚀刻掩模来蚀刻层间绝缘膜16的一部分，以此方式形成一沟槽26。具体地，例如，在使用O2等离子体去除该抗反射膜之后，使用包括被激发的C4F8气体、N2气或Ar气的等离子体来蚀刻层间绝缘膜16的一部分，以此方式形成沟槽26。去除残留在层间绝缘膜16上的第二光致抗蚀剂膜图案24及抗反射膜。将通过用于连接至下部布线12的通孔20所曝露的覆盖膜14加以去除，以形成双镶嵌图案。
请参考图6，从处理室清除或排出用于形成沟槽26的气体或用于去除第二光致抗蚀剂膜图案24的气体。以10至50℃/分钟的速度，使该半导体衬底10缓慢冷却到最高100℃。优选的是，使半导体衬底10缓慢冷却，以便降低与晶片急剧冷却相关的晶片的热冲击。一般而言，由于会在用于形成沟槽26的处理室内原位实施后续清洁工艺28，所以晶片包括去除气体工艺(用于清除或排出气体的工艺)的潜热，并且可能由此会遇到热损坏。因此，通过在清洁工艺之前先实施如上文所述的冷却工艺，可使热损坏降至最低限度。
实施氢还原化学反应清洁工艺28，以便去除如上文所述的蚀刻工艺中形成的聚合物及形成于下部布线12上的氧化铜膜。优选的是，清洁工艺28使用H2气和Ar气或者H2气、Ar气和N2气。此时，优选的是，控制H2气和Ar气(或Ar气和N2气)的比例不超过0.5。另外，优选的是，以大约25℃至50℃的低温来实施清洁工艺28，以便最小化低介电层间绝缘膜16的恶化。具体地。例如，实施清洁工艺28的方式可为：在压力为1.5至3mT、电源功率为500至750W、偏压功率为0至100W的条件下，引入2至15sccm的H2气和4至30sccm的Ar气；或者在压力为1.5至3mT、电源功率为500至750W、偏压功率为0至100W的条件下，引入2至15sccm的H2气、2至15sccm的N2气和4至30sccm的Ar气。
执行该清洁工艺之后，实施一退火工艺，以便去除该双镶嵌图案发侧壁上所吸附的OH自由基或例如H2O的残留物，以及去除层间绝缘膜16内含有的氢。使用两个步骤来实施该退火工艺：第一步骤在低于100℃至150℃的相对低温下来实施，以便缓和应力，并且去除未与层间绝缘膜16产生化学反应的例如OH自由基或H2O的残留物；以及第二步骤在大约300℃至400℃的相对高温下来实施，以便实现层间绝缘膜16与下部布线12的致密化。另外，优选的是，在用于实施该清洁工艺的处理室内原位实施该退火工艺。
请参考图7，接着，在半导体衬底10上沉积用于防止铜(Cu)扩散的阻挡层(未示出)，在半导体衬底10中沿着台阶形成由通孔20与沟槽26所组成的双镶嵌图案。在该阻挡层上沉积铜籽晶层(未示出)后，通过电镀法形成上部布线30。接着，对双镶嵌结构的金属线，使用化学机械抛光法(CMP)来实施退火工艺和抛光工艺。
在以上的实施例中，已举例描述了在层间绝缘膜16内形成具有通孔20及沟槽26的双镶嵌图案之后，实施氢化学反应清洁工艺。但是，本领域技术人员应明白，本发明适用于在层间绝缘膜16内形成接触孔、沟槽26或单镶嵌图案之后，实施清洁工艺。
如上文所述，由于会在低温下实施化学反应清洁工艺，所以本发明具有减少该低介电层间绝缘膜恶化的新效应。
再者，通过在该化学反应清洁工艺之前先实施冷却工艺，可排除晶片中所残留的潜热的影响。因此，本发明具有改善工艺不稳定性(晶片之间的差异)及层间绝缘膜恶化的新效应。
另外，在该化学反应清洁工艺之后，在原位实施该退火工艺。据此，可去除残留物，可将层间绝缘膜和受损的铜膜致密化。据此，本发明具有改善半导体装置电气特性的显著效应。
此外，在现有技术中，使用利用溅射的物理方法作为接触清洁工艺。因此，会发生在接触内铜(Cu)重新沉积的问题。然而，在本发明中，采用在低温下使用氢还原的化学反应清洁工艺。因此，本发明具有减少该低介电层间绝缘膜恶化并且消除例如铜(Cu)重新沉积的问题的新效应。
附带地，在低温下来实施化学反应清洁工艺。因此，本发明具有改善双镶嵌图案的台阶覆盖范围的显著效应，进而改善间隙填充特性。
前述的实施例仅仅是示范性的，并且不应视为限制本发明。本发明的教导很容易适用于其他装置。本发明的说明是用来解释本发明，而不是限制权利要求书的范围。各种替代方案、修改和变化对于本领域技术人员而言将是显而易见的。

Claims (11)

1.一种在半导体装置中形成金属线的方法，包括下列步骤：
在其中形成有下部布线的半导体衬底上形成层间绝缘膜；
图案化该层间绝缘膜，以形成用于形成连接至该下部布线的上部布线的孔径单元；
在给定温度下将其中形成有该孔径单元的该半导体衬底冷却；
使用氢还原反应来实施清洁工艺，以便去除形成于该孔径单元侧壁上的聚合物及形成于该下部布线上的金属氧化物膜；
在用于实施该清洁工艺的处理室内原位实施退火工艺；以及
使用导电材料来掩埋该孔径单元以形成上部布线。
2.如权利要求1所述的方法，其中该孔径单元为接触孔、沟槽、单镶嵌图案或由通孔与沟槽所组成的双镶嵌图案。
3.如权利要求1所述的方法，其中在25℃至50℃的低温下，使用H2气和Ar气或者H2气、Ar气和N2气来实施该清洁工艺。
4.如权利要求1所述的方法，其中实施该清洁工艺的方式为：在压力为1.5至3mT、电源功率为500至750W、偏压功率为0至100W的条件下，引入2至15sccm的H2气和4至30sccm的Ar气；或者在压力为1.5至3mT、电源功率为500至750W、偏压功率为0至100W的条件下，引入2至15sccm的H2气、2至15sccm的N2气和4至30sccm的Ar气。
5.如权利要求1所述的方法，其中使用两个步骤来实施该退火工艺，其中第一步骤在低于100℃至150℃的相对低温下来实施，以便缓和应力，并且去除该孔径单元侧壁上所吸附的OH自由基或H2O残留物；以及第二步骤在300℃至400℃的相对高温下来实施，以便实现该层间绝缘膜与该下部布线的致密化。
6.如权利要求1所述的方法，其中该层间绝缘膜为具有低介电常数的SiOC系的绝缘膜。
7.如权利要求1所述的方法，其中该下部布线为铜膜。
8.如权利要求1所述的方法，其中以10至50℃/分钟的速度缓慢实施该冷却工艺。
9.如权利要求1所述的方法，其中形成该孔径单元的步骤包括：
蚀刻该层间绝缘膜以形成通孔；
使用抗反射膜来掩埋该通孔；以及
蚀刻该层间绝缘膜的一部分以形成沟槽，该沟槽具有比该通孔宽的孔径单元，并且通过该通孔曝露该下部布线。
10.如权利要求9所述的方法，其中形成该沟槽的步骤以及实施该清洁工艺的步骤在原位实施。
11.如权利要求1所述的方法，其中形成该上部布线的步骤包括：
沿着其中形成有该孔径单元的半导体衬底的台阶沉积阻挡膜；
在该阻挡膜上沉积金属籽晶层；
使用电镀法在该金属籽晶层上形成金属膜，由此掩埋该孔径单元；以及
抛光该金属膜以形成上部布线。
CNB2003101247412A 2002-12-27 2003-12-26 在半导体装置中形成金属线的方法 Expired - Fee Related CN1272846C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR85499/2002 2002-12-27
KR10-2002-0085499A KR100483594B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 금속배선 형성방법
KR85499/02 2002-12-27

Publications (2)

Publication Number Publication Date
CN1516264A CN1516264A (zh) 2004-07-28
CN1272846C true CN1272846C (zh) 2006-08-30

Family

ID=32653175

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101247412A Expired - Fee Related CN1272846C (zh) 2002-12-27 2003-12-26 在半导体装置中形成金属线的方法

Country Status (4)

Country Link
US (1) US6825124B2 (zh)
KR (1) KR100483594B1 (zh)
CN (1) CN1272846C (zh)
TW (1) TWI321346B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109111B2 (en) * 2002-02-11 2006-09-19 Applied Materials, Inc. Method of annealing metal layers
US7030023B2 (en) * 2003-09-04 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for simultaneous degas and baking in copper damascene process
KR20060076437A (ko) * 2004-12-29 2006-07-04 동부일렉트로닉스 주식회사 반도체 소자의 콘택홀 형성방법
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal
US7351656B2 (en) * 2005-01-21 2008-04-01 Kabushiki Kaihsa Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
KR100652317B1 (ko) * 2005-08-11 2006-11-29 동부일렉트로닉스 주식회사 반도체 소자의 금속 패드 제조 방법
KR100672731B1 (ko) * 2005-10-04 2007-01-24 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR100708529B1 (ko) * 2005-12-14 2007-04-16 동부일렉트로닉스 주식회사 구리 배선 증착 방법 및 장치
KR101147529B1 (ko) * 2005-12-21 2012-05-21 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
KR100720487B1 (ko) * 2005-12-28 2007-05-22 동부일렉트로닉스 주식회사 다마신 공정을 이용한 구리 금속 배선의 형성 방법
KR100790731B1 (ko) * 2006-07-18 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN100468695C (zh) * 2006-12-04 2009-03-11 中芯国际集成电路制造(上海)有限公司 改善多晶硅缺陷的方法
CN101593724B (zh) * 2008-05-30 2012-04-18 中芯国际集成电路制造(北京)有限公司 通孔形成方法
US8258010B2 (en) * 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
CN102693934B (zh) * 2011-03-22 2014-07-02 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
CN102420174B (zh) * 2011-06-07 2013-09-11 上海华力微电子有限公司 一种双大马士革工艺中通孔填充的方法
CN102364670B (zh) * 2011-09-15 2013-06-12 上海华力微电子有限公司 金属铜大马士革互联结构的制造方法
CN103426751B (zh) * 2012-05-14 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107574476A (zh) 2013-08-09 2018-01-12 应用材料公司 于外延生长之前预清洁基板表面的方法和设备
CN105762107A (zh) * 2014-12-18 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN109427649B (zh) * 2017-08-24 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5143820A (en) * 1989-10-31 1992-09-01 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal linens to contact windows
JPH0950986A (ja) * 1995-05-29 1997-02-18 Sony Corp 接続孔の形成方法
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
TW394989B (en) * 1997-10-29 2000-06-21 Matsushita Electronics Corp Semiconductor device manufacturing and reaction room environment control method for dry etching device
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US6126806A (en) 1998-12-02 2000-10-03 International Business Machines Corporation Enhancing copper electromigration resistance with indium and oxygen lamination

Also Published As

Publication number Publication date
CN1516264A (zh) 2004-07-28
US20040127002A1 (en) 2004-07-01
KR20040058977A (ko) 2004-07-05
TW200411828A (en) 2004-07-01
TWI321346B (en) 2010-03-01
US6825124B2 (en) 2004-11-30
KR100483594B1 (ko) 2005-04-15

Similar Documents

Publication Publication Date Title
CN1272846C (zh) 在半导体装置中形成金属线的方法
US8207060B2 (en) High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
CN1191623C (zh) 以金属硬遮罩层制作双镶嵌插销的方法
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
CN1815711A (zh) 内连线结构及其形成方法
US7790601B1 (en) Forming interconnects with air gaps
CN1773690A (zh) 半导体结构及其制造方法
CN1425194A (zh) 沉积金属薄膜的方法和包括超临界干燥/清洁组件的金属沉积组合工具
CN1831643A (zh) 改善双镶嵌蚀刻轮廓的方法
CN1819139A (zh) 在半导体元件中形成铜接触的方法
US6797627B1 (en) Dry-wet-dry solvent-free process after stop layer etch in dual damascene process
CN1205667C (zh) 一种无突出物形成的双镶嵌制程的湿式清洗方法
CN2786787Y (zh) 内联机结构与集成电路组件
CN1327494C (zh) 低介电常数层的制造方法
CN1260780C (zh) 半导体元件制造方法
CN1661799A (zh) 半导体器件
CN1841673A (zh) 在半导体元件中蚀刻介电材料的方法
KR19990072296A (ko) 반도체웨이퍼처리방법및반도체구조체
CN1758421A (zh) 在半导体装置中形成介电层的方法
US6713379B1 (en) Method for forming a damascene structure
CN1163951C (zh) 腐蚀绝缘层和制作半导体器件的工艺
KR100453956B1 (ko) 반도체 장치의 금속 배선 제조 방법
CN1139978C (zh) 半导体器件的生产方法
CN1448995A (zh) 在具有金属图案的半导体基底形成堆叠式介电层的方法
KR100777925B1 (ko) 금속 배선 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: MAGNACHIP CO., LTD.

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC.

Effective date: 20070518

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20070518

Address after: North Chungcheong Province

Patentee after: Magnachip Semiconductor, Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: HYNIX SEMICONDUCTOR Inc.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20201019

Address after: Han Guozhongqingbeidao

Patentee after: Key Foundry Co.,Ltd.

Address before: Han Guozhongqingbeidao

Patentee before: Magnachip Semiconductor, Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060830

CF01 Termination of patent right due to non-payment of annual fee