CN1267969C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法，它在设于半导体衬底上的绝缘性或者导电性膜上形成阻挡层，在该阻挡层上设置由导电膜组成的电极或者布线。阻挡层是晶体结构为β结构的钽膜。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及具有在半导体衬底上的绝缘性或者导电性膜上、经过阻挡层形成的由导电膜组成的电极或者布线的半导体装置及其制造方法。
背景技术
近年来，以铜膜为主体的多层布线半导体集成电路正在实用化。
以下，参照图9(a)、(b)及图10(a)、(b)，说明现有的以铜膜为主体的多层布线半导体装置制造方法。
首先，如图9(a)所示，在由硅(Si)构成的半导体衬底10上形成具有布线槽的绝缘膜11后，在该绝缘膜11的布线槽的底面及侧壁面上沉积作为阻挡层的第1氮化钽膜12。其次，在第1氮化钽膜12上形成第1铜籽晶层13后，用电解电镀法使第1铜籽晶层13生长形成第1铜电镀层14。这样，得到由第1铜籽晶层13及第1铜电镀层14组成的下层布线。
其次，在下层布线及绝缘膜11上，顺序沉积作为粘附层的氮化硅膜15和第1层间绝缘膜16后，在第1层间绝缘膜16及氮化硅膜15上形成引线孔17。其次，在第1层间绝缘膜16上形成第2层间绝缘膜18和作为增透膜的氮氧化硅膜19后，以氮氧化硅膜19作掩膜对第2层间绝缘膜18进行腐蚀形成布线槽20。
然后，如图9(b)所示，用反应溅射法、在引线孔17及布线槽20的底面及侧壁面上沉积作为阻挡层的第2氮化钽膜21后，用溅射法在第2氮化钽膜21上形成第2铜籽晶层22。
接着，如图10(a)所示，用电解电镀法使第2铜籽晶层22生长形成第2铜电镀层23后，用化学机械研磨(CMP)去除存在于氮化硅膜19上的部分的第2氮化钽膜21、第2铜籽晶层22及第2铜电镀层23，形成由第2铜籽晶层22及第2铜电镀层23组成的针形接点24及上层布线25。
但是，由于作为阻挡层的第2氮化钽膜21与由第1铜籽晶层22和第2铜电镀层23组成的上层布线的粘附性不好，在后面进行的热处理中、例如为使铜的晶粒生长的热处理中，第2氮化钽膜21与上层布线剥离、就产生如图10(b)所示的在针形接点24与下层布线间形成空隙26的问题。
如果针形接点24与下层布线间形成空隙26的话，针形接点24与下层布线间的接触电阻就明显增大。
发明内容
鉴于所述问题，本发明的目的是提高阻挡层和在该阻挡层上形成的导电膜之间的粘附性。
为达上述目的，与本发明相关的第1半导体装置，具有阻挡层和电极或者布线；阻挡层形成在设于半导体衬底上的绝缘性或者导电性膜上，电极或者布线由形成在阻挡层上的导电膜组成；所述阻挡层上面的原子间距与所述导电膜下面的原子间距几乎相等。
本发明的半导体装置包括：包含在内部形成了导电体膜的凹部的绝缘膜；和在所述绝缘膜和所述导电体膜之间形成的叠层膜，所述导电体膜是由铜、铝或银的任何一种构成，所述叠层膜包含下层的第1组挡层和上层的第2阻挡层，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
第1半导体装置中，阻挡层最好具有正方晶的晶体结构，而且阻挡层的上面是(001)面取向、导电膜最好具有面心立方晶格的晶体结构，而且导电膜的下面是(111)面取向。
与本发明相关的第2半导体装置，具有阻挡层和由导电膜组成的电极或者布线；阻挡层形成在设于半导体衬底上的绝缘性或者导电性膜上，组成电极或者布线的导电膜形成在所述阻挡层上；所述阻挡层是具有β结构的晶体结构的钽膜。
本发明的半导体装置，包括：在半导体衬底上形成的绝缘膜；在所述绝缘膜中形成的下层布线；在所述下层布线上形成的所述绝缘膜中的引线孔；在所述绝缘膜中形成、位于所述引线孔上的布线槽；由所述引线孔中的导电体膜构成的针形接点；和埋入所述布线槽的上层布线，在所述绝缘膜和所述针形接点、所述绝缘膜和所述上层布线及所述针形接点和所述下层布线之间具有阻挡层，所述导电体膜是由铜、铝或银的任何一种构成，所述阻挡层由下层的第1阻挡层和上层的第2阻挡层的叠层膜组成，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
采用第2半导体装置，由于导电膜形成在由钽膜组成的阻挡层上，而钽膜又是β结构的晶体结构，由于构成导电膜的晶体优先取向在最密面上，提高了阻挡层和导电膜的粘附性。
第2半导体装置中，阻挡层最好由下层的第1阻挡层和上层的第2阻挡层叠层膜组成，第1阻挡层由氮化物膜组成，第2阻挡层由晶体结构为β结构的钽膜组成。
这样，由于绝缘性或导电性膜与β结构的钽膜并不直接接触，能够防止在后面进行的热处理工程中绝缘性或导电性膜与β结构的钽膜发生反应、产生有害的化合物。
第2半导体装置中，阻挡层由下层的第1阻挡层和上层的第2阻挡层叠层膜组成时，第1阻挡层最好是氮化钽膜、导电膜最好是铜膜。
这样，能够防止构成铜膜的铜原子通过阻挡层向绝缘性的膜扩散。
这种情况下，铜膜最好是取向(111)面。
这样，能够确实提高铜膜与成为阻挡层的β结构的钽膜的粘附性。
还有，在这种情况下，氮化钽膜中(氮的原子数)/(钽的原子数)的值最好小于0.4。
这样，β结构的钽膜就能稳定的沉积在下层的氮化钽膜上。
第2半导体装置中，阻挡层由下层的第1阻挡层和上层的第2阻挡层的叠层膜组成，第1阻挡层由氮化物膜组成时，绝缘性或导电性膜最好是含氟成分的绝缘膜。
这样，由于由导电膜组成的电极或布线的下侧设有相对介电常数低的绝缘膜，能够降低电极或者布线中的静电电容。还有，由于第1阻挡层由氮化物膜组成，能够防止在后面进行的热处理工序中绝缘膜中的氟与β结构的钽膜反应形成氟化钽。
第2半导体装置中，所述绝缘性或者导电性膜是绝缘膜，阻挡层形成在凹陷部的底面及侧壁面上、而凹陷部形成在绝缘膜上，导电膜最好是埋入凹陷部阻挡层上的针形接点或者埋入的布线。
这样、能够防止针形接点或者埋入的布线与阻挡层剥离，在两者之间形成空隙。
与本发明相关的第1半导体装置制造方法，具有以下工程：在半导体衬底上的绝缘性膜或者导电性膜上形成阻挡层的工程、在阻挡层上形成由导电膜组成的电极或者布线的工程；阻挡层上面的原子间距与导电膜下面的原子间距几乎相等。
第1半导体装置制造方法中，最好阻挡层具有正方晶的晶体结构，而且阻挡层的上面取向(001)面，导电膜具有面心立方晶格的晶体结构，而且导电膜的下面取向(111)面。
与本发明相关的第2半导体装置制造方法，具有以下工程：在半导体衬底上的绝缘性或导电性膜上形成阻挡层的工程，在阻挡层上形成由导电膜组成的电极或者布线的工程；阻挡层是结晶结构为β结构的钽膜。
本发明的半导体装置的制造方法，包括：形成包含在内部形成了导电体膜的凹部的绝缘膜的工序；和在所述绝缘膜和所述导电体膜之间形成叠层膜的工序，所述导电体膜是由铜、铝或银的任何一种构成，所述叠层膜包含下层的第1阻挡层和上层的第2阻挡层，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
采用第2半导体装置制造方法，由于导电膜形成在由β结构钽膜组成的阻挡层上，构成导电膜的晶体优先取向最密面上，提高了阻挡层与导电膜的粘附性。
本发明的半导体装置的制造方法，包括：在半导体衬底上形成绝缘膜的工序；在所述绝缘膜中形成下层布线的工序；在所述下层布线及所述绝缘膜上形成第1层间绝缘膜的工序；在所述下层布线上形成的所述第1层间绝缘膜上形成引线孔的工序；在所述第1层间绝缘膜上形成第2层间绝缘膜的工序；在所述第2层间绝缘膜上形成位于所述引线孔上的布线槽的工序；在所述引线孔及所述布线槽的底面及壁面形成阻挡层的工序；和在所述引线孔及所述布线槽的所述阻挡层上形成由埋入的导电膜构成的针形接点及上层布线的工序，所述导电体膜是由铜、铝或银的任何一种构成，所述阻挡层由下层的第1组挡层和上层的第2阻挡层的叠层膜组成，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
第2半导体装置的制造方法中，阻挡层最好由下层的第1阻挡层和上层的第2阻挡层叠层膜组成，第1阻挡层由氮化物膜组成，第2阻挡层由β结构的钽膜组成。
这样，由于绝缘性或者导电性膜不直接与β结构的钽膜接触，能够防止在以后进行的热处理工程中，绝缘性或者导电性的膜与β结构的钽膜反应形成有害化合物。
第2半导体装置制造方法中，阻挡层由下层的第1阻挡层和上层的第2阻挡层叠层膜组成时，第1阻挡层最好是氮化钽膜，导电膜最好是铜膜。
这样，能够防止构成铜膜的铜原子通过阻挡层扩散到绝缘性或者导电性的膜中。
这种情况下，铜膜最好取向(111)面。
这样，确实能够提高铜膜与成为阻挡层的β结构的钽膜的粘附性。
还有，这种情况下，氮化钽膜中(氮原子数)/(钽原子数)的值最好小于0.4。
这样，β结构的钽膜就能稳定的沉积在下层的氮化钽膜上。
第2半导体装置制造方法中，阻挡层由下层的第1阻挡层和上层的第2阻挡层的叠层膜组成，第1阻挡层由氮化物膜组成时，绝缘性或者导性的膜最好是含氟成分的绝缘膜。
这样，由于在由导电膜组成的电极或者布线的下侧设有相对介电常数低的绝缘膜，能够降低电极或者布线中的静电电容。还有，由于第1阻挡层由氮化物膜组成，能够防止在后面进行的热处理工程中绝缘膜中的氮与β结构的钽膜发生反应形成氟化钽。
第2半导体装置制造方法中，绝缘性或者导电性的膜是绝缘膜，阻挡层形成在凹陷部的底面及侧壁面上，而凹陷部形成在绝缘膜上，导电膜最好是埋入凹陷部阻挡层上的针形接点或者埋入的布线。
这样，就能防止针形接点或者埋入布线与阻挡层剥离，在二者间形成空隙。
附图说明
图1(a)及(b)是显示与第1实施方式相关的半导体装置的制造方法各工程的剖面图。
图2(a)及(b)是显示与第1实施方式相关的半导体装置的制造方法各工程的剖面图。
图3(a)及(b)是显示在氮化钽膜上沉积铜膜后进行热处理时的状态图。
图3(c)及(d)是显示在具有α结构的钽膜上沉积铜膜后进行热处理时的状态图。
图3(e)及(f)是显示在具有β结构的钽膜上沉积铜膜后进行热处理时的状态图。
图4是显示用面内型X射线衍射装置测量的具有α结构或者β结构钽膜的衍射图形的图。
图5(a)是显示具有β结构的钽膜的结晶取向性的图。
图5(b)是显示具有α结构的钽膜的结晶取向性的图。
图6是显示在α-Ta膜及β-Ta膜上沉积铜膜的(111)面取向性评价结果的图。
图7(a)及(b)是显示与第2实施方式相关的半导体装置的制造方法的各工程的剖面图。
图8(a)及(b)是显示与第2实施方式相关的半导体装置的制造方法的各工程的剖面图。
图9(a)及(b)是显示现有的半导体装置制的造方法的各工程的剖面图。
图10(a)及(b)是显示现有的半导体装置的制造方法的各工程的剖面图。
具体实施方式
(第1实施方式)
以下，参照图1(a)、(b)及图2(a)、(b)说明与本发明第1实施方式相关的半导体装置及其制造方法。
首先，如图1(a)所示，在由硅构成的半导体衬底100上，形成绝缘膜101、绝缘膜101由氧化硅膜组成并带有布线槽，然后，在该绝缘膜101的布线槽的底面及侧壁面上沉积第1β-Ta膜102、第1β-Ta膜102具有β结构的晶体结构并成为阻挡层。其次，在第1β-Ta膜102上形成第1铜籽晶层103后，用电解电镀法使第1铜籽晶层103生长形成第1铜电镀层104。由此，得到由第1铜籽晶层103和第1铜电镀层104组成的下层布线。
其次，在下层布线及绝缘膜101上，依次沉积作为粘附层的氮化硅膜105和由氧化硅膜组成的第1层间绝缘膜106后，在第1层间绝缘膜106及氮化硅膜105上形成引线孔107。其次，在第1层间绝缘膜106上、依次生长由氧化硅膜组成的第2层间绝缘膜108和成为增透膜的氮氧化硅膜109后，以氮氧化硅膜109作掩蔽膜、对第2层间绝缘膜108进行腐蚀，形成布线槽110。
接着，如图1(b)所示，在引线孔107及布线槽110的底面及侧壁面上沉积具有β结构的晶体结构的阻挡层的第2β-Ta膜111后，在第2β-Ta膜111上形成第2铜籽晶层112。
接着，如图2(a)所示，用电解电镀法使第2铜籽晶层112生长形成第2铜电镀层113后，在150℃下进行60分钟热处理，改善第2铜籽晶层112及第2铜电镀层113的晶体结构。
然后，如图2(b)所示，用CMP法去除存在于氮氧化硅膜109上的部份由第2氮化钽膜111、第2铜籽晶膜112及第2铜电镀层113组成的叠层膜，形成由第2铜籽晶层112及第2铜电镀层113组成的针形接点114及上层布线115。
采用第1实施方式，由于第2铜籽晶层112及第2铜电镀层113形成在具有β结构的第2β-Ta膜111上，第2铜籽晶层112及第2铜电镀层113具有大的(111)面取向性、同时具有大的晶粒尺寸。其原因将在后面叙述。
这样，由于第2铜籽晶层112及第2铜电镀层113对(111)面有大的取向性、即使后面进行热处理，第2铜籽晶层112及第2铜电镀层113也不凝集，第2β-Ta膜111和第2铜籽晶层112及第2铜电镀层113有良好的粘附性，不形成图10(b)所示的空隙26。
还有，由于第2铜籽晶层112及第2铜电镀层113具有大的晶粒尺寸、提高了上层布线115的抗电致徒动性，这样就能够防止上层布线115的断线。
以下，参照图3(a)～(f)说明为评价第1实施方式进行实验的结果。
图3(a)及(b)是第1比较例，图中示出在氧化硅膜121上用溅射法沉积厚度30nm的氮化钽膜(TaN膜)122作为阻挡层，然后，用溅射法在该TaN膜122上沉积具有面心立方晶格的结晶结构的铜膜15nm，然后，在450℃温度下进行5分钟热处理时的状态，图3(a)是俯视图，图3(b)是剖面图。
从图3(a)及(b)可以明白，由于铜膜与TaN膜122的粘附性差，铜膜凝集在TaN膜122上形成铜粒子123。
图3(c)及(d)是第2比较例，图中示出在氧化硅膜131上用溅射法沉积厚度30nm的钽膜(α-Ta膜)132，钽膜具有α结构的晶体结构(α-Ta膜)，然后，用溅射法在该α-Ta膜132上沉积具有面心立方晶格的结晶结构的铜膜15nm，然后，在450℃温度下进行5分钟热处理时的状态，图3(c)是俯视图，图3(d)是剖面图。
从图3(c)及(d)可以明白，与第1比较例相比，铜的凝集程度减小，但是，在铜籽晶层133上仍然有铜粒子134形成。
图3(e)及(f)相当于第1实施方式，图中示出在氧化硅膜141上用溅射法沉积厚度30nm的钽膜142，钽膜具有β结构的晶体结构(β-Ta膜)，然后，用溅射法在该β-Ta膜142上沉积具有面心立方晶格的结晶结构的铜膜143、膜厚15nm，然后，在450℃温度下进行5分钟热处理时的状态，图3(e)是俯视图，图3(f)是剖面图。
从图3(c)及(f)可以明白，没有出现铜的凝集，能够确认β-Ta膜142与铜膜143有良好的粘附性。
这里，就具有α结构的钽膜的α-Ta膜和具有β结构的钽膜的β-Ta膜的特性作一说明。
钽膜的晶体结构有立方晶体和正方晶体，具有立方晶体的结晶结构的钽膜称为α-Ta膜，具有正方晶体的结晶结构的钽膜称为β-Ta膜。还有，α-Ta晶体的晶胞是边长3.3的立方晶体，而β-Ta晶体是a＝b＝约10.2，c＝约5.3的长方体，β-Ta的体积比α-Ta大。
图4示出用面内型X射线衍射装置测量的衍射图形，α-Ta和β-Ta由于晶体结构不同其衍射线也不同、可以由观测不同的衍射角很明确的判断二者。
面内型X射线衍射装置中，由于X射线是以与样品面几乎平行的角度(对样品面成0.5°角)入射、测量衍射图形，能够提高薄膜取向强度的测量精度。此外由于X射线是以与样品面几乎平行的角度入射，作为测量结果得到的结晶面是对样品面垂直方向的面。
图4中β-Ta的(410)面及(330)面是对β-Ta膜的表面垂直的面，与β-Ta膜表面平行的面是(001)面(参照图5(a))。
还有，图4中α-Ta的(110)面是对α-Ta膜的表面垂直的面，与α-Ta膜表面平行的面也是(110)面(参照图5(b))。
此外，由于α-Ta具有立方晶的晶体结构，无论从与膜表面垂直方面看还是从平行方向都是呈现(110)面，因为β-Ta具有正方晶的晶体结构，从与膜表面垂直方向看的情况与从平行方向看的情况呈现的面不同。
因此，从图4所示的X射线衍射图可以明白：α-Ta膜对膜表面垂直的轴<110>轴的成分多，而β-Ta膜对膜表面垂直的轴<001>的成分多。
但是，与α-Ta相比β-Ta最表面的原子密度低。还有，阻挡层上已成膜的铜膜是面心立方结构(fcc结构)。fcc结构中，因为(111)面是原子密度高的面，铜膜的(111)面与阻挡层的表面平行时能量稳定。
将铜膜的(111)面堆积在α-Ta膜上的情况下，在α-Ta膜的(110)面上、由于Ta原子的原子间距比Cu原子的原子间距小，从Cu原子看α-Ta(110)面平坦性差。也就是说，Cu膜的(111)面并不是整整齐齐、与表面平行的堆积在α-Ta膜的(110)面上的。
与此相反，β-Ta膜(001)面上Ta原子的间距比α-Ta膜的(110)面上大许多，Cu原子能自由充满、以自然的状态堆积。
图6示出Cu膜在α-Ta膜及β-Ta膜上成膜时，Cu膜的(111)面取向性评价的结果。底层膜是β-Ta膜时的同步曲线的半高宽比底层膜是α-Ta膜时的同步曲线半高变小。也就是说，底层膜是β-Ta膜时Cu膜的(111)面取向性比底层膜是α-Ta膜时高。
因此，对将成为阻挡层的β-Ta膜的(001)面与膜表面平行的成膜，在阻挡层上成膜的Cu膜的(111)面取向性能够提高，由此，能够提高以Cu膜为主体的布线的可靠性。
此外，第1实施方式中，作为阻挡层用的是β-Ta膜单层，代替这种方法，也可以采用下层TaN膜、上层β-Ta膜的叠层膜。这样，由下层TaN膜提高阻挡性，而由上层的β-Ta膜提高粘附性。
第2实施方式
下面，参照图7(a)、(b)及图8(a)、(b)说明与本发明第2实施方式相关的半导体装置及其制造方法。
首先，如图7(a)所示，在由硅构成的半导体衬底200上形成绝缘膜201，绝缘膜201具有由FSG(F-doped silicate Glass)膜组成的布线槽，然后，在该绝缘膜201的布线槽的底面及侧壁面上形成由第1氮化钽膜202和第1β-Ta膜203组成的阻挡层，第1β-Ta膜具有β结构的晶体结构。其次，在第1β-Ta膜203上形成第1铜籽晶层204后，用电解电镀法使第1铜籽晶层204生长形成铜电镀层205。由此，得到由第1铜籽晶层204及第1铜电镀层205组成的下层布线。
其次，在下层布线及绝缘膜201上，顺序沉积氮化硅膜206和由FSG膜组成的第1层间缘绝膜207、氮化硅膜206成为粘附层，然后，在第1层间绝缘膜207及氮化硅膜206上形成引线孔208。其次，在第1层间绝缘膜207上，顺序形成由FSG膜组成的第2层间绝缘膜209和氮氧化硅膜201、氮氧化硅膜210成为增透膜，然后，用氮氧化硅膜210作为掩蔽膜、对第2层间绝缘膜209进行腐蚀，形成布线槽211。
再次，如图7(b)所示，用反应性溅射法在引线孔208及布线槽211的底面及侧壁面上形成由下层第2氮化钽膜212及上层第2β-Ta膜213的叠层膜组成的阻挡层、第2β-Ta膜213具有β结构的晶体结构。
这种情况下，在将腔室内的氮气压分压比(氮气/(氮气+氩气))设定为小于30％的状态下进行反应离子溅射沉积第2氮化钽膜212、第2氮化钽膜212的钽和氮的原子数比(氮原子数/钽原子数)小于40％。这样，将第2氮化钽膜212中钽和氮的原子数比设定小于40％时，接着用钽组成的靶进行反应离子溅射，在第2氮化钽膜212上能够稳定地沉积具有β结构的第2β-Ta膜213。
接着，在阻挡层第2β-Ta膜213上形成第2铜籽晶层214后，如图8(a)所示，用电解电镀法使第2铜籽晶层214生长形成第2铜电镀层215，然后，在150℃温度下进行60分钟的热处理，改善第2铜籽晶层214及第2铜电镀层215的晶体结构。
然后，如图8(b)所示，用CMP法除去存在于氮氧化硅膜210上的部份由第2氮化钽膜212、第2β-Ta膜213、第2铜籽晶层214及第2铜电镀层215组成的叠层膜，形成由第2铜籽晶层214及第2铜电镀层215组成的针形接点216及上层布线217。
采用第2实施方式，由于第2铜籽晶层214和第2铜电镀层215形成在第2β-Ta膜213上，而第2β-Ta膜213又具有β结构并成为阻挡层，第2铜籽晶层214和第2铜电镀层215有很高的(111)面取向性，并具有大的晶粒尺寸。因此，即使在其后施加热处理，第2铜籽晶层214和第2铜电镀层215也不凝集，第2β-Ta膜213和第2铜籽晶层214及第2铜电镀层215有良好的粘附性，没有形成图10(b)所示的空隙26。
还有，由于第2铜籽晶层214及第2铜电镀215具有大的晶粒尺寸，提高了上层布线217的抗电致徒动性。由此，能够防止上层布线217的断线。
还有，在第2实施方式中、由于采用相对介电常数低的FSG膜作为第1层间绝缘膜207及第2层间绝缘膜209，该FSG膜与钽膜直接接触、在热处理中形成氟化钽，电阻率及腐蚀性可能会增高。因此，第2实施方式中，将介于第1及第2层间绝缘膜207、209和第2铜籽晶层214之间的阻挡层制成下层为第2氮化钽膜212及上层为第2β-Ta膜213的叠层膜结构。
这样，由于由FSG膜组成的第1及第2层间绝缘膜207、209不与第2β-Ta膜213直接接触，能够防止热处理中形成氟化钽。
此外，第1及第2实施方式中，在具有β结构的钽膜上沉积而成的导电膜用的是铜膜，代替它，也能够广泛使用铝膜、银膜、金膜、钨膜、钛膜等具有优先取向面的导电膜。
还有，在第1及第2实施方式中，对将铜膜埋入凹陷部形成针形接点及布线的情况作了说明，本发明也能广泛适用于针形接点或者栅电极等的电极，或埋入布线或者图形化的布线等。还有，当本发明应用于栅电极的情况时，栅电极由第1导电膜、在该导电膜上形成的阻挡层、在该阻挡层上形成的第2导电膜构成，阻挡层用的是β-Ta膜。

Claims (14)

1.一种半导体装置，其特征在于，包括：
包含在内部形成了导电体膜的凹部的绝缘膜；和
在所述绝缘膜和所述导电体膜之间形成的叠层膜，
所述导电体膜是由铜、铝或银的任何一种构成，所述叠层膜包含下层的第1组挡层和上层的第2阻挡层，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
2.根据权利要求1所述的半导体装置，其特征在于：
所述凹部是引线孔和布线槽。
3.根据权利要求2所述的半导体装置，其特征在于：
针形接点是在引线孔的内部形成，
布线是在布线槽的内部形成。
4.根据权利要求1所述的半导体装置，其特征在于：
所述导电体膜是铜膜。
5.根据权利要求4所述的半导体装置，其特征在于：
所述铜膜取向(111)面。
6.根据权利要求1所述的半导体装置，其特征在于：
所述绝缘膜是含氟成分的绝缘膜。
7.一种半导体装置，其特征在于，包括：
在半导体衬底上形成的绝缘膜；
在所述绝缘膜中形成的下层布线；
在所述下层布线上形成的所述绝缘膜中的引线孔；
在所述绝缘膜中形成、位于所述引线孔上的布线槽；
由所述引线孔中的导电体膜构成的针形接点；和
埋入所述布线槽的上层布线，
在所述绝缘膜和所述针形接点、所述绝缘膜和所述上层布线及所述针形接点和所述下层布线之间具有阻挡层，
所述导电体膜是由铜、铝或银的任何一种构成，所述阻挡层由下层的第1阻挡层和上层的第2阻挡层的叠层膜组成，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
8.一种半导体装置的制造方法，其特征在于，包括：
形成包含在内部形成了导电体膜的凹部的绝缘膜的工序；和
在所述绝缘膜和所述导电体膜之间形成叠层膜的工序，
所述导电体膜是由铜、铝或银的任何一种构成，所述叠层膜包含下层的第1阻挡层和上层的第2阻挡层，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于：
所述凹部是引线孔和布线槽。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于：
针形接点是在所述引线孔的内部形成，
布线是在所述布线槽的内部形成。
11.根据权利要求8所述的半导体装置的制造方法，其特征在于：
所述导电体膜是铜膜。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于：
所述铜膜取向(111)面。
13.根据权利要求8所述的半导体装置的制造方法，其特征在于：
所述绝缘膜是含氟成分的绝缘膜。
14.一种半导体装置的制造方法，其特征在于，包括：
在半导体衬底上形成绝缘膜的工序；
在所述绝缘膜中形成下层布线的工序；
在所述下层布线及所述绝缘膜上形成第1层间绝缘膜的工序；
在所述下层布线上形成的所述第1层间绝缘膜上形成引线孔的工序；
在所述第1层间绝缘膜上形成第2层间绝缘膜的工序；
在所述第2层间绝缘膜上形成位于所述引线孔上的布线槽的工序；
在所述引线孔及所述布线槽的底面及壁面形成阻挡层的工序；和
在所述引线孔及所述布线槽的所述阻挡层上形成由埋入的导电体膜构成的针形接点及上层布线的工序，
所述导电体膜是由铜、铝或银的任何一种构成，所述阻挡层由下层的第1组挡层和上层的第2阻挡层的叠层膜组成，所述第1阻挡层由(氮原子数)/(钽原子数)的值为0.4以下的氮化钽膜组成，所述第2阻挡层由晶体结构为β结构的钽膜组成。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US7001841B2 (en) * 2002-08-26 2006-02-21 Matsushita Electric Industrial Co., Ltd. Production method of semiconductor device
JP4434606B2 (ja) * 2003-03-27 2010-03-17 株式会社東芝 半導体装置、半導体装置の製造方法
JP3954998B2 (ja) * 2003-08-11 2007-08-08 ローム株式会社 半導体装置およびその製造方法
JP2005244178A (ja) * 2004-01-26 2005-09-08 Toshiba Corp 半導体装置の製造方法
US7090516B2 (en) * 2004-02-09 2006-08-15 Adc Telecommunications, Inc. Protective boot and universal cap
MXPA06010834A (es) * 2004-03-24 2007-03-23 Starck H C Inc Metodos de formar peliculas de tantalo alfa y beta con microestructuras nuevas y controladas.
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
CN100459099C (zh) * 2006-08-31 2009-02-04 中芯国际集成电路制造(上海)有限公司 铜互连的半导体器件的制造方法及其结构
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9177917B2 (en) 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8946083B2 (en) 2011-06-24 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ formation of silicon and tantalum containing barrier
US8691688B2 (en) * 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992007968A1 (en) * 1990-10-26 1992-05-14 International Business Machines Corporation STRUCTURE AND METHOD OF MAKING ALPHA-Ta IN THIN FILMS
US5221449A (en) 1990-10-26 1993-06-22 International Business Machines Corporation Method of making Alpha-Ta thin films
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US5981000A (en) * 1997-10-14 1999-11-09 International Business Machines Corporation Method for fabricating a thermally stable diamond-like carbon film
US6887353B1 (en) * 1997-12-19 2005-05-03 Applied Materials, Inc. Tailored barrier layer which provides improved copper interconnect electromigration resistance
JPH11340228A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd Ａｌ合金配線を有する半導体装置
JP2000106936A (ja) 1998-10-05 2000-04-18 Kao Corp 不織布ブラシ
JP2000040672A (ja) * 1998-07-23 2000-02-08 Nec Corp 半導体装置の製造方法
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
JP2000106396A (ja) 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
US6162728A (en) 1998-12-18 2000-12-19 Texas Instruments Incorporated Method to optimize copper chemical-mechanical polishing in a copper damascene interconnect process for integrated circuit applications
JP3696750B2 (ja) 1999-04-01 2005-09-21 富士通株式会社 半導体装置の製造方法
JP3562628B2 (ja) 1999-06-24 2004-09-08 日本電気株式会社 拡散バリア膜、多層配線構造、およびそれらの製造方法
JP2001035852A (ja) 1999-07-22 2001-02-09 Nec Corp 半導体装置の製造方法
JP3634994B2 (ja) 1999-11-30 2005-03-30 富士通株式会社 配線の形成方法及び半導体装置の製造方法
US6429524B1 (en) * 2001-05-11 2002-08-06 International Business Machines Corporation Ultra-thin tantalum nitride copper interconnect barrier

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